Halbleiterbaustein und Testschaltung zum effektiven Ausführen eines Verifizierungstests für nichtflü

专利摘要:
Durch die vorliegende Erfindung wird eine Testschaltung mit m Blocktesteinheiten (301) und einer ersten Logikverarbeitungseinheit (303) bereitgestellt. Die Blocktesteinheit (301) vergleicht ein von einem Testziel ausgegebenes erstes Datenelement (331) mit einem Referenzdatenelement (33) und gibt, basierend auf einem Ausgangssteuerungssignal (334), als ein Ergebnis ein Testschaltungsausgangssignal (337) aus. Die erste Logikverarbeitungseinheit (303) beurteilt, ob alle m Testschaltungsausgangssignale (337) anzeigen, daß das erste Datenelement (331) mit dem Referenzdatenelement (33) übereinstimmt, und gibt, basierend auf den m Testschaltungsausgangssignalen (337), ein Ergebnis als ein Gesamtbeurteilungsergebnissignal (338) aus. Die Blocktesteinheit (301) weist eine Blockbeurteilungseinheit (310) und eine Blockausgangsauswahleinheit (315) auf. Die Blockbeurteilungseinheit (310) vergleicht das erste Datenelement (331) mit dem Bezugsdatenelement (333), um zu beurteilen, ob das erste Datenelement (331) mit dem Referenzdatenelement (333) übereinstimmt, und gibt ein Ergebnis als ein Blockbeurteilungsergebnissignal (335) aus. Die Blockausgangsauswahleinheit (315) gibt, basierend auf dem Ausgangssteuerungssignal (334), das Blockbeurteilungsergebnissignal (335) oder ein vorgegebenes Standardsignal (RS) als das Testschaltungsausgangssignal (337) aus.
公开号:DE102004004308A1
申请号:DE200410004308
申请日:2004-01-28
公开日:2004-09-02
发明作者:Youji Kawasaki Terauchi
申请人:NEC Electronics Corp；
IPC主号:G01R31-28

专利说明:
[0001] Die vorliegende Erfindung betriffteinen Halbleiterbaustein (nachstehend als LSI-Baustein bezeichnet)mit mehreren nichtflüchtigenSpeichermakros. Die vorliegende Erfindung betrifft insbesondere einenLSI-Baustein mit einer Testeinheit zum effektiven Ausführen einerVerifizierung (nachstehend als Verifizierungstest bezeichnet) einerLöschoperation undeiner Schreiboperation einer nichtflüchtigen Speicherzelle, dieTeil des Speichermakros ist und in der elektrische Lösch- undSchreiboperationen möglichsind.
[0002] Nachstehend wird zunächst eineSpeicherzelle eines nichtflüchtigenHalbleiterspeicherbausteins (elektrisch löschbarer und programmierbarer Festwertspeicher,EEPROM) schematisch beschrieben, in dem elektrische Lösch- undSchreiboperationen möglichsind. Eine nichtflüchtigeSpeicherzelle weist bekanntermaßenauf einem Halbleitersubstrat eine Gate-Isolierschicht, ein Floating-Gateund eine Gate-Steuerelektrodeauf. Wenn keine negative Ladungen im Floating-Gate akkumuliert sind,wird, wenn der Gate-Steuerelektrode eine positive Spannung zugeführt wird,ein Speicherzellentransistor eingeschaltet. Andererseits wird, wenndurch Injizieren von Elektronen in das Floating-Gate negative Ladungenim Floating-Gate akkumuliert werden, auch wenn der Gate-Steuerelektrodeeine positive Spannung zugeführtwird, die Speicherzelle nicht sofort eingeschaltet. Dies ist derFall, weil die im Floating-Gate akkumulierten negativen Ladungeneinen Kanal unbrauchbar machen und unmittelbar zwi schen einen Source-und einen Drain-Bereich induziert werden. Durch weiteres Erhöhen derder Gate-Steuerelektrode zugeführtenSpannung und Veranlassen, daß siehöher istals ein Schwellenspannungswert, wird die Speicherzelle eingeschaltet.
[0003] 1 zeigtein Diagramm zum Darstellen eines typischen Beispiels einer Konfigurationeines EEPROM-Typs mit einer kollektiven Löschfunktion (auch als Flash-Speicherbezeichnet). Gemäß 1 besteht eine Speicherzellenanordnungaus mehreren Speicherzellen MC, die in Form einer Matrix angeordnetsind. Die Speicherzelle MC ist eine nichtflüchtige Speicherzelle. DieseSpeicherzellenanordnung weist mehrere Wortleitungen 508,mehrere Bitleitungen 509 und mehrere Source-Leitungen 510 auf. Gate-Steuerelektrodender Speicherzelle der gleichen Spalte sind gemeinsam mit der Wortleitung 508 verbunden.Drain-Elektroden der Speicherzellen der gleichen Reihe sind gemeinsammit der Bitleitung 509 verbunden. Source-Elektroden derSpeicherzellen der gleichen Spalte sind gemeinsam mit der Source-Leitung 510 verbunden.Die mehreren Source-Leitungen 510 sind miteinander verbunden,und diese Verbindungsstruktur wird als gemeinsame Source-Leitung 510 bezeichnet.In vielen Fällenwird die folgende Konfiguration einer Speicherzellenanordnung verwendet.Die Konfiguration ist derart, daß die Speicherzellenanordnungin mehrere Sektoren geteilt ist, wobei die Source-Elektroden der mehreren Speicherzelleninnerhalb des gleichen Sekotrs mit der gemeinsamen Source-Leitungverbunden sind und die kollektive Löschfunktion bezüglich derSektoreinheit ausgeführtwird.
[0004] Die Wortleitungen 508 sindmit einem X-Decodierer 511 verbunden, und die Bitleitungen 509 sindmit einem Y-Decodierer 512 verbunden.
[0005] Die mehreren Source-Leitungen 510,mit denen die Source-Elektroden der jeweiligen Speicherzellen verbundensind, sind gemeinsam mit einer Schaltschaltung 513 verbunden.Diese Schaltschaltung 513 verbindet die Source-Leitungenwährendeiner Lese- und Schreiboperation der Speicherzelle mit einem Erdpotential.Sie verbindet sie währendeiner Löschoperationin der Speicherzelle mit einer Löschspannungserzeugungsschaltung 514.
[0006] Außerdem weist sie eine Lesesteuerungsschaltung 515,eine Schreibsteuerungsschaltung 516 und eine Löschsteuerungsschaltung 517 auf.Die Lesesteuerungsschaltung 515 dient zum Ausführen einerLeseoperationssteuerung der Speicherzelle. Die Schreibsteuerungsschaltung 516 dientzum Ausführeneiner Schreibsteuerung der Speicherzelle. Die Löschsteuerungsschaltung 517 dientzum Ausführen einerLöschoperationssteuerungder Speicherzelle. Jeweilige Steuerungsausgangssignale von der Lesesteuerungsschaltung 515,der Schreibsteuerungsschaltung 516 und der Löschsteuerungsschaltung 517 werdenan den X-Decodierer 511 bzw. den Y-Decodierer 512 übertragen.
[0007] Die 2A und 2B zeigen Ablaufdiagramme zumDarstellen eines Beispiels einer Prozedur für eine Schreibverifizierungund eine Löschverifizierung desFlash-Speichers. Nachstehend wird die Funktionsweise des herkömmlichenFlash-Speichersunter Bezug auf die 1, 2A und 2B beschrieben.
[0008] Wenn Daten in die Speicherzelle geschriebenwerden, wird die gemeinsame Source-Leitung 510 über dieSchaltschaltung 513 mit dem Erdpotential verbunden, wodurchdas Erdpotential der Source-Elektrode der Speicherzelle zugeführt wird.Dann wird durch Aktivieren der Schreibsteuerungsschaltung 516 einedurch den Y-Decodierer 512 ausgewählte Bitleitung auf eine hoheSpannung gesetzt, wodurch die hohe Spannung der mit der Bitleitung verbundenenDrain-Elektrode der Speicherzelle zugeführt wird. Außerdem wirdeine durch den X-Decodierer 511 ausgewählte Wortleitung auf ein hohes Potentialgesetzt, wodurch die Gate-Steuerelektrode der Speicherzelle aufeine hohe Spannung (z.B. 12 V) gesetzt. Dann werden in der ausgewählten Speicherzellein der Nähedes Drain-Bereichs erzeugte heißeElektronen in das Floating-Gateinjiziert (Schritte S101-S102 in 2A).
[0009] Daraufhin wird gemäß der in 2A dargestellten Prozedurder Schreibzustand auf AUS gesetzt (Schritt S103), und anschließend wirddie Schreibverifizierungsoperation gestartet (Schritt S104). D.h.,Daten werden aus der der Schreibadresse des Bausteins entsprechendenSpeicherzelle ausgelesen (Schritt S105). Es wird verifiziert, obdas ausgelesene Datenelement mit einem bestimmten Schreibdatenelement übereinstimmtoder nicht (Schritt S106) . Wenn das bestimmte Datenelement in denSpeicher geschrieben ist (JA in Schritt S106), wird die Schreiboperationbeendet. Wenn das bestimmte Datenelement nicht geschrieben ist (NEINin Schritt S106) springt die Prozedur zu Schritt S101 zurück, unddas Datenelement wird erneut in die der gleichen Adresse entsprechendeSpeicherzelle geschrieben.
[0010] Wenn das Datenelement ausgelesenwird, wird die gemeinsame Source-Leitung 510 ähnlich wiebeim Schreiben mit dem Erdpotential verbunden. Dann setzen durchAktivieren der Lesesteuerungsschaltung 515 der Y-Decodierer 512 undder X-Decodierer 511 die Bitleitung 509 und dieWortleitung 508 jeweils auf die vorgegebenen Spannungen.Dadurch werden die vorgegebenen Spannungen für die Gate- und die Drain-Elektrode der Speicherzellegesetzt, wodurch die Daten in der ausgewählten Speicherzelle gelesenwerden. Zu diesem Zeitpunkt wird die Größe des durch die mit der ausgewählten Speicherzelle verbundeneBitleitung 509 fließendenStroms durch einen Leseverstärker(nicht dargestellt) erfaßt.Dadurch wird beurteilt, ob das in der ausgewählten Speicherzelle gespeicherteDatenelement den Wert "1" oder "0" hat (in der nachstehenden Beschreibung bezeichnen "1" und "0" jeweilsLogikwerte).
[0011] Außerdem wird, wenn ein Datenelementin der Speicherzelle gelöschtwird, die gemeinsame Source-Leitung 510 über dieSchaltschaltung 513 mit der Löschspannungserzeugungsschaltung 514 verbunden.Dann wird durch Aktivieren der Löschsteuerungsspannung 517 diegemeinsame Source-Leitung 510 auf ein hohes Potential (z.B.12 V) gesetzt. Die Source-Elektrodender Speicherzellen werden auf hohe Potentiale ge setzt, alle Wortleitungen 508 werdenauf das Erdpotential gesetzt, alle Bitleitungen werden auf offeneZuständegesetzt, die Drain-Elektroden der Speicherzellen werden auf einenoffenen Zustand gesetzt, und die kollektive Löschoperation wird bezüglich allenSpeicherzellen (oder Sektoreinheiten) ausgeführt (Schritt S202). Zu diesemZeitpunkt wird zwischen der Source-Elektrode und dem Floating-Gateder Speicherzelle ein starkes elektrisches Feld erzeugt, und dieElektronen im Floating-Gate werden durch den Tunneleffekt in dieSource-Seite gezogen.
[0012] Im Flash-Speicher wird vor der tatsächlichen Löschoperationtypischerweise zuvor eine Schreiboperation bezüglich allen kollektiv zu löschendenBits ausgeführt(Schritt 5201 in 2B),um die Schwellenwerte aller fürdie kollektive LöschoperationausgewähltenSpeicherzellen ungefähreinander anzugleichen. Daraufhin wird in jeweils vorgegebenen Zeiteinheiten,in die die Löschzeitfein unterteilt ist, um keinen übermäßigen Löschzustandin der Speicherzelle zu erhalten, eine Löschverifizierungsoperationausgeführt.In jeder der vorgegebenen Zeiteinheiten werden nach und nach dieLöschoperation undanschließenddas Prüfender Schwellenwerte aller Speicherzellen ausgeführt. Dann wird, wenn ein geeigneterSchwellenwert erhalten wird, die Löschoperation gestoppt. D.h,in einem Löschzustandprüfmodus wirdein Datenelement vom Baustein ausgelesen (Schritt S205), und eswird verifiziert, ob das Datenelement gelöscht ist oder nicht (SchrittS206). Wenn es nicht gelöschtist, wird die Löschoperation für eine vorgegebeneZeitdauer erneut ausgeführt (SchrittS202). Wenn es gelöschtist, wird dagegen geprüft,ob eine Adresse, bezüglichder der Löschzustandgeprüftwird, eine Endadresse ist oder nicht. Wenn sie keine Endadresseist, schreitet die Prozedur zu einer nächsten Adresse fort (SchrittS208), und der Löschzustandder Speicherzelle der Adresse wird geprüft. Wenn die Adresse dagegendie Endadresse ist, wird die Löschoperationabgeschlossen.
[0013] Wenn die Löschzeit größer oder gleich einem vorgegebenenWert wird, wird eine Schwellenspannung der Speicherzel le, die beispielsweisein einem Anfangszustand etwa 5 V beträgt, negativ. Diese Speicherzelleist auf einen Senkenzustand eingestellt, bei dem sie nur dann eingeschaltetwird, wenn ihr Gate-Potential das Erdpotential ist. Wenn der übermäßige Löschzustandvorliegt, kann kein korrektes Datenelement ausgelesen werden. Inder in 1 dargestelltenSpeicherzellenanordnung fließt ineiner Situation, bei der eine Speicherzelle einen übermäßig gelöschten Zustandaufweist, wenn ein Datenelement in eine Speicherzelle J geschriebenist und dieses Datenelement dann ausgelesen wird, zwischen einerDrain-Elektrode und einer Source-Elektrode in der ausgewählten Speicherzellej kein Strom, Es fließtjedoch ein Strom zwischen einer Drain-Elektrode und einer Source-Elektrode in der nichtausgewähltenSpeicherzelle H. Aus diesem Grunde fließt ein Strom durch eine BitleitungB1, und der Leseverstärkererfaßtdas Datenbit der Speicherzelle J, das ein AUS-Bit ist, als EIN-Bit.Dadurch werden, um zu verhindern, daß ein solcher übermäßiger Löschzustandauftritt, die Prozedur zum Wiederholen der kollektiven Löschoperationin der vorgegebenen Zeiteinheit und die Löschverifizierung für jede folgendeAdresse wie vorstehend erwähntausgeführt.Die Löschverifizierungerfordert im Vergleich zur Leseoperation und zur Schreibverifizierungeine sehr lange Zeitdauer.
[0014] D.h., im herkömmlichen Flash-Speichern wirddie Verarbeitungszeit in der folgenden Reihenfolge immer länger i)Leseoperation; ii) Schreiboperation einschließlich der Verifizierung undiii) Löschoperationeinschließlichder Verifizierung. Beispielsweise ist für die Leseoperation eine Zeitdauerin der Größenordnungvon 100 ns (Nanosekunden) erforderlich. Die Schreiboperation einschließlich derVerifizierung erfordert eine Zeitdauer in der Größenordnung von mehreren zehn μs (Mikrosekunden).Die Löschoperationeinschließlichder Verifizierung erfordert eine Zeitdauer in der Größenordnungvon mehreren hundert ms (Millisekunden). Aus diesem Grunde wird dieTestzeit einschließlichder Verifizierungsoperation mit zunehmender Speicherkapazität immerlänger.
[0015] Ein LSI-Baustein, z.B. ein Mikroprozessor, dereinen nichtflüchtigenSpeicher, z.B. einen Flash-Speicher, oder einen ähnlichen Speicher, und eineZentraleinheit (CPU) auf dem gleichen Substrat aufweist, wird einemBenutzer in einer Form übergeben,gemäß der dernichtflüchtigeSpeicher in mehrere Speicherblöcke(Speichermakros) geteilt ist. Dies dient zum Handhaben der Erhöhung einererforderlichen Speicherkapazitätund der verschiedenen Anwendungen an der Benutzerseite. Der in einenMikrocomputer integrierte nichtflüchtige Speicher speichert typischerweiseein in der CPU auszuführendes Programmund Daten und ähnlicheElemente. Beispielsweise ist er so konstruiert, daß an derHerstellerseite im voraus vier Speicherblöcke (maximal 4 MBit) mit jeweils8 Bits × 128K (= 1 MBit) vorbereitet sind. Die Konfiguration der genutzten Speicherblöcke kannan der Benutzerseite gemäß der Anwendung geändert werden.Der Grund hierfürist folgender. In Verbindung mit der Erhöhung der Speicherkapazität nimmt,wenn eine Speicherzellenanordnung beispielsweise aus vielen Speicherzellenmit einer großenKapazitätbesteht, mit der zunehmenden Anzahl der Zellentransistoren, in denenjede Drain-Elektrode mit einer Bitleitung verbunden ist, die Lastoder Belastung zu. Außerdemist es in Verbindung mit der Erhöhungeines Draht- oder Leitungswiderstandes und einer Draht- oder Leitungskapazität schwierig,ein Signal von einem Ende der Bitleitung zu einem am anderen Endeangeordneten Zellentransistor gleichmäßig zu übertragen. D.h., der nichtflüchtige Speicher wirdim voraus in mehrere Speicherblöckegeteilt, und die Speicherblöckewerden entsprechend der erforderlichen Kapazität genutzt. Dadurch werden eine hoheSpeicherkapazitätund ein Hochgeschwindigkeitszugriff gleichzeitig realisiert.
[0016] Wenn ein LSI-Baustein mit mehrerennichtflüchtigenSpeicherblöckenso konstruiert ist, daß Ausgangsdatender jeweiligen Speicherblöckein ihren Originalzuständenvon Testanschlüssenparallel nach außenausgegeben werden, nimmt die Anzahl der dem Test zugeordneten Ausgangsanschlüsse, dieauf dem LSI-Baustein angeordnet sind, proportional zur An zahl derSpeicherblöckezu. Dies ist ineffizient und unwirtschaftlich. Insbesondere nimmtim Fall einer Mehrbitstruktur, in der der nichtflüchtige Speicherblock 4 Bits,8 Bits oder eine ähnlicheAnzahl von Bits aufweist, die Anzahl der dem Test zugeordneten Ausgangsanschlüsse zu.Daher wird die Struktur, gemäß der dieAusgangsdaten der jeweiligen Speicherblöcke in ihren Originalzuständen und parallelvon den Testanschlüssennach außenausgegeben werden, hinsichtlich der Begrenzung der Anzahl der Anschlüsse undihrer Kosten tatsächlich nichtgenutzt.
[0017] Herkömmlich wird für den LSI-Baustein,der die mehreren nichtflüchtigenSpeicherblöckein der Mehrbitstruktur aufweist, wie vorstehend erwähnt wurde,die in 3 dargestellteStruktur verwendet.
[0018] 3 zeigtein Konfigurationsbeispiel eines herkömmlichen Mikroprozessors. DieserMikroprozessor 600 weist mehrere Speicherblöcke einesEEPROMS des Flash-Speichertyps auf dem gleichen Substrat auf. Gemäß 3 weist dieser Mikroprozessor 600 Speicherblöcke 601_1 bis 601_3 auf,die aus Flash-Speichern mit einer Mehrbitstruktur mit der gleichenBitbreite (Bitbreite n, wobei n eine ganze Zahl ist, die größer odergleich 2 ist) besteht. Er weist außerdem einen Selektor 604 auf,dessen Eingänge mitDatenbussen 603_1 bis 60_3 verbundensind, um Ausgangsdaten von den Speicherblökken 601_1 bis 601_3 zu übertragen.Die Ausgangsdaten (n Bits) des durch den Selektor 604 ausgewählten Speicherblockswerden einem Datenausgangsanschluß 605 zugeführt.
[0019] Wenn der Schreibverifizierungs- oderder Löschverifizierungstestausgeführtwird, wird den Speicherblöcken 601_1 bis 601_3 eindurch eine automatische Testvorrichtung (nicht dargestellt) übertragenesAdressensignal als Leseadresse von einem Adressenbus 602 zugeführt. DieAusgangsdaten des durch den Selektor 604 ausgewählten Speicherblockswerden dem Datenausgangsanschluß 605 zugeführt, unddie Ausgangsdaten werden einem Vergleicher einer elektronischenPin-Karte der automatischen Testvorrichtung (nicht dargestellt)zugeführt. EinAuswahlsignal zum Steuern der Auswahl des Selektors 604 wirddurch die automatische Testvorrichtung (nicht dargestellt) übertragen.Andererseits werden währendeines Normalbetriebs die aus den Speicherblöcken 601_1 bis 601_3 aufder Basis der Leseadresse von der CPU (nicht dargestellt) ausgelesenenDaten als Lesedaten an die CPU übertragen. DerDatenausgangsanschluß 605 istein dem Test zugeordneter äußerer Anschluß, und dieAnzahl der Datenausgangsanschlüsse 605 entsprichtder Bitbreite der Ausgangsdaten des Speicherblocks.
[0020] Bei einem derartigen LSI-Bausteinbesteht jedoch in der Konfiguration, gemäß der die Anschlußanzahlder dem Test zugeordneten äußeren Anschlüsse durchden Mechanismus begrenzt sind, gemäß dem die Ausgangsdaten vonden mehreren nichtflüchtigenSpeicherblöckendurch den Selektor ausgewähltund von den Ausgangsanschlüssenausgegeben werden, ein Problem hinsichtlich der erheblichen Zunahmeder Testzeit fürden LSI-Baustein, der die nichtflüchtigen Speicherblöcke aufweist.
[0021] 4 zeigtein Ablaufdiagramm zum Darstellen eines Beispiels eines Testablaufs,der normalerweise beim Testen eines Flash-Speichers ausgeführt wird.In diesem Fall werden zunächstin einem Test 1 eine Löschoperationund eine Löschverifizierungausgeführt(Schritte S301, S302). Zu diesem Zeitpunkt wird, wenn die Löschverifizierungunmöglichist (fehlerhaft oder fehlgeschlagen ist), die Löschoperation erneut ausgeführt, wievorstehend erwähnt wurde.
[0022] Wenn die Löschverifizierung erfolgreichausgeführtworden ist, werden in einem Test 2 eine Schreiboperationeines Checker-Musters und eine Schreibverifizierung ausgeführt (SchritteS302, S304).
[0023] Wenn die Schreibverifizierung erfolgreich ausgeführt wordenist, werden in einem Test 3 eine Löschoperation und eine Löschverifizierungausgeführt(Schritte S305, S306).
[0024] Dann werden in einem Test 4 eineSchreiboperation eines Checker-Bar-Musters und eine Schreibverifizierungausgeführt(Schritte S307, S308). Wenn die Schreibverifizierungsvorgang erfolgreichausgeführtworden ist, werden in einem Test 5 erneut eine Löschoperationund eine Löschverifizierungausgeführt(Schritte S309, S310).
[0025] Dann werden in einem Test 6 eineSchreiboperation zum Schreiben lauter "0"-Datenund eine Schreibverifizierung ausgeführt (Schritte S311, S312).
[0026] Dann wird, nachdem in einem Test 7 einEinbrenn (Wafer-Brenn)-vorgangausgeführtworden ist, die Schreibverifizierung erneut ausgeführt (Schritte S313,S314). Dann werden in einem Test 8 die Löschoperationund die Schreibverifizierung erneut ausgeführt (Schritte S315, S316).
[0027] Wenn der Test, der aus den vorstehenderwähntenTestabläufenbesteht, fürden in 3 dargestelltenLSI-Baustein als zu testender Baustein ausgeführt wird, können, weil der LSI-Bausteinso konstruiert ist, daß diedurch den Selektor 604 unter den Speicherblöcken 601_1 bis 601_3 ausgewählten Ausgangsdatenvom Datenausgangsanschluß 605 ausgegebenwerden, die Verifizierungsoperationen zwischen den Speicherblöcken 601_1 bis 601_3 nichtparallel ausgeführtwerden. D.h., aufgrund der Beschränkung der Anzahl der Anschlüsse istder LSI-Baustein so konstruiert, daß die Ausgangsdaten der Speicherblöcke durchden Selektor 604 ausgewähltund an den äußeren Anschluß ausgegeben werden.Daher können,wenn die fürdie Verifizierungsoperation erforderlichen Daten ausgelesen werden,die gelesenen Daten der mehreren Speicherblöcke nicht gleichzeitig nachaußenausgegeben werden.
[0028] Aus diesem Grunde schaltet, wennder Verifizierungstest währenddes Tests des herkömmlichen LSI-Bausteinsausgeführtwird, der Selektor 604 die Ausgangsdaten der Speicherblöcke 601_1 bis 601_3 sequentiellund gibt sie an den Datenausgangsanschluß 605 aus. Dann vergleichtder Vergleicher der automatischen Testvorrichtung die Daten miteinem Erwartungswert und entscheidet, ob der Test erfolgreich waroder fehlgeschlagen ist. In Verbindung mit der Erhöhung derSpeicherkapazitätder im LSI-Baustein integrierten Speicherblökke und der Erhöhung derAnzahl der Speicherzellenblöckenimmt die Verifizierungstestzeit zu.
[0029] Als Einrichtung zum Lösen dervorstehenden Probleme schlägtder vorliegende Erfinder einen LSI-Baustein in der offengelegtenjapanischen Patentanmeldung JP-A-2001-155500 vor. Unter Verwendung desvorgeschlagenen LSI-Bausteins kann die Testzeit für den Verifizierungstestund ähnliche Testsverkürztwerden, währendauch im Fall eines LSI-Bausteins mit mehreren nichtflüchtigenSpeichermakros verhindert wird, daß die Anzahl der dem Test zugeordnetenAnschlüssezunimmt.
[0030] 5A zeigteine schematische Konfiguration eines Beispiels des in der vorstehenderwähnten Patentanmeldungdargestellten LSI-Bausteins. Gemäß 5A weist ein LSI-Baustein 700 Flash-Speicherblöcke (nachstehendals Speichermakros bezeichnet) 701_1 bis 701_3, einen Adressenbus 702,Ausgangsdatenbusse 703_1 bis 703_3, Verifizierungsschaltungen 705_1 bis 705_3,Verifizierungsergebnisausgangsanschlüsse 706_1 bis 706_3,einen Erwartungswertdateneingangsanschluß 707, einen Adressenbus 708,einen Datenbus 709, Selektoren 710, 712 und 713,einen Adresseneingangsanschluß 714,einen Dateneingangsanschluß 715 undeine CPU 720 auf.
[0031] Die Flash-Speicherblöcke 701_1 bis 701_3 sinddrei nichtflüchtigeSpeicherblöcke,und Ausgangsdaten von den jeweiligen Speicherblöcken 701_1 bis 701_3 werdenan die zugeordneten Datenbusse 703_1 bis 703_3 ausgegeben.Diese Daten werden entsprechenden Verifizierungsschaltungen 705_1 bis 705_3 zugeführt. Datenmehrerer (n) Bitbreiten werden von den jeweiligen Speicherblöcken 701_1 bis 701_3 alsLesedaten ausgegeben, und die Ausgangsdatenbusse 703_1 bis 703_3 sindfür die Bitbreiten definiert.
[0032] 5B zeigteine schematische Konfiguration der in der vorstehend erwähnten Patentanmeldungdargestellten Verifizierungsschaltungen. Jede der Verifizierungsschaltungen 705_1 bis 705_3 weist nExklusiv-ODER-Gatter EXOR 1 bis EXOR n und ein ODER-Gatter 0R auf.Jedes der n Exklusiv-ODER-GatterEXOR_1 bis EXOR n vergleicht jedes Bitdatenelement der Ausgangsdatenbusse 703_1 bis 703_3 derBitbreite n mit jedem von einem Erwartungswertdateneingangsanschluß 707 zugeführten Bitdatenelementeines Erwartungswertdatenele ments 704 mit der Bitbreiten. Dann entscheidet es, ob sie miteinander übereinstimmen oder nicht. DasODER-Gatter OR führteine ODER-Verknüpfung zwischenden Ausgangswerten der n Exklusiv-ODER-Gatter EXOR-1 bis EXOR naus. Dann gibt es Verifizierungsergebnisbeurteilungssignale an dieVerifizierungsergebnisausgangsanschlüsse 706_1 bis 706_3 aus.Im LSI-Baustein 700 sinddie Verifizierungsergebnisausgangsanschlüsse 706_1 bis 706_3 entsprechendder Anzahl der Speicherblöcke 701_1 bis 701_3 angeordnet,und Verifizierungsergebnisbeurteilungssignale von den jeweiligenVerifizierungsschaltungen 705_1 bis 705_3 werdenan die automatische Testvorrichtung (nicht dargestellt) parallelausgegeben.
[0033] Wenn der LSI-Baustein 700 getestetwird, werden der Schreibverifizierungstest und der Löschverifizierungstestin den drei Speicherblöcken 701_1 bis 701_3 parallelausgeführt.D.h., die gleiche Leseadresse wird von der Seite der automatischenTestvorrichtung (nicht dargestellt) an die drei Speicherblöcke 701_1 bis 701_3 übertragen.Jede der Verifizierungsschaltungen 705_1 bis 705_3 vergleichtdie von jedem der Speicherblöcke 701_1 bis 701_3 ausgegebenenLesedaten bezüglichjedes Bits mit den von der automatischen Testvorrichtung (nichtdargestellt) an den Erwartungswertdateneingangsanschluß 107 übertragenenErwartungswertdaten. Wenn Bitdaten vorhanden sind, die nicht mitdem Erwartungswertdaten übereinstimmen,d.h., wenn das Ausgangssignal von irgendeinem der Exklusiv-ODER-GatterEXOR den Wert "1" hat, hat das vomODER-Gatter 0R ausgegebene Verifizierungsergebnisbeurteilungssignalden Wert "1". Infolgedessen kannder LSI-Baustein 700 selbst die Verifizierung ausführen. DerVergleicher der automatischen Testvorrichtung (nicht dargestellt)ist mit den Verifizierungsergebnisausgangsanschlüssen 706_1 bis 706_3 verbunden.Die automatische Testvorrichtung beurteilt den Test als erfolgreich,wenn das Verifizierungsergebnisbeurteilungssignal von jeder derVerifizierungsschaltungen 705_1 bis 705_3 denWert "0" hat, und als fehlgeschlagen,wenn es den Wert "1" hat.
[0034] Daher erfordert, wenn beispielsweisejeder Speicherblock einen 8-Bit-Datenausgang (Bitbreite des Datenbussesn = 8), um die Geschwindigkeit des Verifizierungstests zu erhöhen, wenndie Schaltung derart konfiguriert ist, daß die Daten der drei Speicherblöcke (Anzahlder Speicherblöckem = 3) parallel ausgegeben werden, diese Konfiguration, daß dem Test 24 (=m × n)Ausgangsanschlüssezugeordnet sind. Außerdemerfordert diese Konfiguration ,24 Vergleicher für die automatische Testvorrichtung.Gemäß dem LSI-Baustein 700 istes jedoch, obwohl die fürden Test erforderliche Zeitdauer sich nicht ändert, für die dem Test zugeordnetenerforderlichen Ausgangsanschlüsseausreichend, entsprechend der Anzahl (3) der Speicherblöcke drei Verifizierungsergebnisausgangsanschlüsse 706_1 bis 706_3 zuinstallieren. Dadurch wird die Anzahl der dem Test zugeordnetenAusgangsanschlüsseerheblich reduziert. Daher kann die Anzahl der für den Verifizierungstest erforderlichenVergleicher in der automatischen Testvorrichtung drei betragen.
[0035] Wie vorstehend erwähnt wurde,wird im LSI-Baustein der vorstehend erwähnten Patentanmeldung, abwohldie fürden Schreibverifizierungstest und den Löschverifizierungstest erforderliche Zeitdauerder im Fall der Schaltungskonfiguration, gemäß der die Daten jedes Speicherblocksbezüglich allenBits parallel ausgegeben werden, erforderlichen Zeitdauer gleicht,die Anzahl der dem Verifizierungstest für jedes Speichermakro zugeordnetenAusgangsanschlüssewesentlich reduziert auf eine Anzahl, die der Anzahl der im LSI-Bausteinintegrierten Speichermakros entspricht.
[0036] In den vergangenen Jahren hat dieAnzahl der in LSI-Bausteinenintegrierten nichtflüchtigen Speichermakroszugenommen, und die Struktur der Speichermakros (die Anzahl derin einem Speichermakro enthaltenen Speicherzellen) ist diversifiziert worden.Insbesondere ist es bisher nicht gelungen, ein Verfahren zum gleichzeitigenparallelen Ausführenmehrerer Speichermakro-Verifizierungstests bereitzustellen, beidenen Speichergrößen verschieden sind,ohne die Anzahl der dem Test zugeordneten Anschlüsse zu erhöhen. Es ist er wünscht, dieEffizienz des Verifizierungstests für Speichermakros zu verbessern,deren Struktur diversifiziert ist, während verhindert wird, daß die Anzahlder dem Test zugeordneten Anschlüssezunimmt.
[0037] Daher ist es eine Aufgabe der vorliegenden Erfindung,eine Testschaltung bereitzustellen, die dazu geeignet ist, den Verifizierungstestfür einSpeichermakro effizient auszuführen,dessen Konfiguration diversifiziert ist, während verhindert wird, daß die Anzahlder dem Test zugeordneten Anschlüssezunimmt, z.B. in einem LSI-Baustein, in dem mehrere nichtflüchtige Speichermakrosmit verschiedenartigen Strukturen integriert sind, und in einemLSI-Baustein, in dem eine derartige Testschaltung integriert ist.Diese und andere Aufgaben, Merkmale und Vorteile der vorliegendenErfindung werden nachstehend unter Bezug auf die folgende Beschreibungund die Zeichnungen verdeutlicht.
[0038] Es ist eine andere Aufgabe der vorliegenden Erfindung,einen Halbleiterbaustein bereitzustellen, der die vorstehend erwähnte Testschaltungaufweist.
[0039] Gemäß einem Aspekt der vorliegendenErfindung wird eine Testschaltung mit m (m ist eine ganze Zahl,die größer odergleich 2 ist) Blocktesteinheiten und einer ersten Logikverarbeitungsschaltung bereitgestellt.Jede der m Blocktesteinheiten vergleicht ein erstes Datenelementmit n (n ist eine positive ganze Zahl) Bits mit einem Referenzdatenelementmit n Bits bezüglichjedes entsprechenden Bits und gibt basierend auf einem Ausgangssteuerungssignalein Vergleichsergebnis als ein Testschaltungsausgangssignal aus.Das erste Datenelement wird von einem entsprechenden von m zu testendenObjekt- oder Zielschaltungen ausgegeben. Die erste Logikverarbeitungseinheitbeurteilt, ob alle der m Testschaltungsausgangssignale anzeigen,daß daserste Datenelement mit dem Referenzdatenelement übereinstimmt oder nicht, undgibt basierend auf den m Testschaltungsausgangssignalen ein Beurteilungsergebnisals Gesamtbeurteilungsergebnis aus. Jede der m Blocktesteinheitenweist eine Blockbeurteilungseinheit und eine Blockausgangsauswahleinheit auf.Die Blockbeurteilungseinheit vergleicht das erste Datenelement mitdem Referenzdatenelement bezüglichjedes entsprechenden Bits, um zu beurteilen, ob das erste Datenelementmit dem Referenzdatenelement übereinstimmt,und gibt ein Vergleichsergebnis als Blockbeurteilungsergebnissignalaus. Die Blockausgangsauswahleinheit gibt das Blockbeurteilungsergebnissignaloder ein vorgegebenes Standardsignal basierend auf dem Ausgangssteuerungssignalals das Testschaltungsausgangssignal aus.
[0040] In der erfindungsgemäßen Testschaltung wirddas Ausgangssteuerungssignal derart gesetzt, daß die Blockausgangsauswahleinheitdas Blockbeurteilungsergebnissignal oder das Standardsignal bezüglich einerTestbedingung fürdie eine der m Zielschaltungen setzt, wenn das erste Datenelement ausgegebenwird.
[0041] In der erfindungsgemäßen Testschaltung gibt-die Blockausgangauswahleinheit das Blockbeurteilungsergebnissignalaus, wenn die Testbedingung einer der m Zielschaltungen entspricht.Sie gibt das Standardsignal basierend auf dem Ausgangssteuerungssignalaus, wenn die Testbedingung nicht einer der m Zielschaltungen entspricht.
[0042] In der erfindungsgemäßen Testschaltung wirddas Standardsignal auf den gleichen Logikzustand gesetzt wie derjenigedes Blockbeurteilungsergebnissignal, das anzeigt, daß das ersteDatenelement mit dem Referenzdatenelement übereinstimmt.
[0043] In der erfindungsgemäßen Testschaltung zeigtdas Gesamtbeurteilungsergebnissignal an, daß alle m Objektschaltungenden Test bestanden haben, wenn alle m Testschaltungsausgangssignaleanzeigen, daß daserste Datenelement mit dem Referenzdatenelement übereinstimmt.
[0044] In der erfindungsgemäßen Testschaltung zeigtdas Gesamtbeurteilungsergebnissignal an, daß mindestens eine der m Zielschaltungenden Test nicht bestanden hat, wenn mindestens eines der m Testschaltungsausgangssignaleanzeigt, daß das ersteDatenelement nicht mit dem Referenzdatenelement übereinstimmt.
[0045] In der erfindungsgemäßen Testschaltung weistdie Blockbeurteilungseinheit n individuelle Beurteilungseinheitenund eine zweite Logikverarbeitungseinheit auf. Jede der n individuellenBeurteilungseinheiten vergleicht eines von n Bits des ersten Datenelementsmit einem entsprechenden der n Bits des Referenzdatenelements undgibt ein Vergleichsergebnis als Vergleichsergebnissignal aus. Diezweite Logikverarbeitungseinheit gibt das Blockbeurteilungsergebnissignal,das anzeigt, ob das erste Datenelement mit dem Referenzdatenelement übereinstimmtoder nicht, basierend auf den mehreren der von den n individuellenBeurteilungseinheiten zugeführtenVergleichsergebnissignale aus.
[0046] In der erfindungsgemäßen Testschaltung zeigtdas Blockbeurteilungsergebnissignal an, daß das erste Datenelement mitdem Referenzdatenelement übereinstimmt,wenn alle Vergleichsergebnissignale anzeigen, daß das eine von n Bits des ersten Datenelementsmit dem entsprechenden einen von n Bits des Referenzdatenelements übereinstimmt.
[0047] Gemäß einem anderen Aspekt dervorliegenden Erfindung wird ein Halbleiterbaustein mit m (m isteine ganze Zahl, die größer odergleich 2 ist) Speichermakros, einer Testeinheit und einem Testausgangsanschluß bereitgestellt.Jeder der m Speichermakros weist mehrere nichtflüchtige Speicherzellen auf,die elektrisch löschbarund beschreibbar sind. Die Testeinheit führt einen Löschverifizierungstest und einenSchreibverifizierungstest aus, die Tests darstellen, gemäß denenErgebnisse einer Löschoperationbzw. einer Schreiboperation bezüglichder Speicherzelle verifiziert werden. Der Testausgangsanschluß gibt Testergebnissevon durch die Testeinheit ausgeführtenTests nach außenaus. Die Speichergröße mindestenseines der m Speichermakros unterscheidet sich von derjenigen einesanderen Speichermakros, wobei die Speichergröße einer Anzahl der Speicherzellenentspricht. Die Testeinheit testet die m Speichermakros parallel.
[0048] Im erfindungsgemäßen Halbleiterbaustein weistdie Testeinheit m Vergleichsbeurteilungseinheiten, m erste Auswahleinheitenund eine Gesamtbeurteilungseinheit auf. Jede der m Vergleichsbeurteilungseinheitenist zugeordnet zu einem der Speichermakros angeordnet. Sie vergleichtein von einem entsprechenden der Speichermakros ausgegebenes, ausmehreren Bits bestehendes erstes Datenelement mit einem aus dergleichen Anzahl von Bits bestehenden Referenzdatenelement bezüglich jedes entsprechendenBits, um zu beurteilen, ob das erste Datenelement mit dem Referenzdatenelement übereinstimmt,und gibt ein Vergleichsergebnis als ein erstes Beurteilungssignalaus. Jede von m ersten Auswahleinheiten ist zugeordnet zu einerder Vergleichsbeurteilungseinheiten angeordnet. Sie gibt basierendauf einem Ausgangssteuerungssignal das erste Beurteilungssignaloder ein vorgegebenes Standardsignal als ein zweites Beurteilungssignal aus,wobei das erste Beurteilungssignal von einer entsprechenden derVergleichsbeurteilungseinheiten zugeführt wird. Die Gesamtbeurteilungseinheitbeurteilt, ob alle m zweiten Beurteilungssignale anzeigen, daß das ersteDatenelement mit dem Referenzdatenelement übereinstimmen, und gibt basierendauf den m zweiten Beurteilungssignalen ein Beurteilungsergebnisals Gesamtbeurteilungsergebnissignal aus.
[0049] Im erfindungsgemäßen Halbleiterbaustein wirddas Ausgangssteuerungssignal basierend- darauf gesetzt, ob eineeiner Adresse entsprechende Speicherzelle im Speichermakro vorhandenist oder nicht. Die Adresse wird den m Speichermakros als Adressensignalgemeinsam zugeführt,wenn der Löschverifizierungstestoder der Schreibverifizierungstest bezüglich des Speichermakros ausgeführt wird.
[0050] Im erfindungsgemäßen Halbleiterbaustein wirddas Ausgangssteuerungssignal derart gesetzt, daß die erste Auswahleinheitdas erste Beurteilungssignal ausgibt, wenn die der Adresse entsprechende Speicherzelleim Speichermakro vorhanden ist.
[0051] Im erfindungsgemäßen Halbleiterbaustein wirddas Standardsignal auf den gleichen Logikzustand gesetzt wie derje nigedes ersten Beurteilungssignals, das anzeigt, das das erste Datenelementmit dem Referenzdatenelement übereinstimmt.
[0052] Im erfindungsgemäßen Halbleiterbaustein zeigtdas Gesamtbeurteilungsergebnissignal an, daß alle m Speichermakros denTest bestanden haben, wenn alle m zweiten Beurteilungssignale anzeigen, daß das ersteDatenelement mit dem Referenzdatenelement übereinstimmt.
[0053] Im erfindungsgemäßen Halbleiterbaustein zeigtdas Gesamtbeurteilungsergebnissignal an, daß mindestens eines der m Speichermakrosden Test nicht bestanden hat, wenn mindestens eines der m zweitenBeurteilungssignale anzeigt, daß daserste Datenelement nicht mit dem Referenzdatenelement übereinstimmt.
[0054] Im erfindungsgemäßen Halbleiterbaustein ist dasReferenzdatenelement ein Datenelement, das mindestens Musterdatenenthält,die einem Löschverifizierungstestbzw. einem Schreibverifizierungstest entsprechen.
[0055] Der erfindungsgemäße Halbleiterbaustein weistferner eine Speichereinheit auf, die Daten mehrerer der Referenzdatenelementespeichert und eines der Referenzdatenelemente ausgibt, wenn der Löschverifizierungstestoder der Schreibverifizierungstest ausgeführt wird.
[0056] Der erfindungsgemäße Halbleiterbaustein weistferner eine zweite Auswahleinheit auf, die das Referenzdatenelementaus den mehreren Referenzdaten in der Speichereinheit entsprechendeinem Typ eines auszuführendenVerifizierungstests auswähltund die Referenzdaten an jede der m Vergleichsbeurteilungseinheitenausgibt.
[0057] Im erfindungsgemäßen Halbleiterbaustein weistdie Vergleichsbeurteilungseinheit mehrere Übereinstimmungsbeurteilungseinheitenund eine Logikeinheit auf. Jede der mehreren Übereinstimmungsbeurteilungseinheitenvergleicht eines der mehreren Bits des ersten Datenelements miteinem entsprechenden der mehreren Bits des Referenzdatenelementsund gibt ein Vergleichsergebnis aus. Die Logikeinheit gibt das ersteBeurteilungssignal, das anzeigt, ob das erste Datenelement mit demReferenzdatenelement übereinstimmtoder nicht, basierend auf mehreren der von den mehreren ÜbereinstimmungsbeurteilungseinheitenzugeführtenVergleichsergebnisse aus.
[0058] Im erfindungsgemäßen Halbleiterbaustein zeigtdas erste Beurteilungssignal an, daß das erste Datenelement mitdem Referenzdatenelement übereinstimmt,wenn jedes der Vergleichsergebnisse der mehreren Übereinstimmungsbeurteilungseinheiten anzeigt,daß daseine der mehreren Bits des ersten Datenelements mit dem entsprechendeneinen der mehreren Bits des Referenzdatenelements übereinstimmt.
[0059] Der erfindungsgemäße Halbleiterbaustein weistferner eine CPU, einen Testadresseneingangsanschluß, einedritte Auswahleinheit und eine Decodiereinheit auf. Die dritte Auswahleinheitgibt ein währenddes Normalbetriebs von der CPU zugeführtes CPU-Adressensignal oderein währendVerifizierungstests überden Testadresseneingangsanschluß zugeführtes Testadressensignalbasierend auf einem Testmodussignal, das während der Verifizierungstestsaktiviert ist, selektiv als ein erstes Adressensignal aus. Die Decodiereinheitdecodiert das erste Adressensignal und gibt ein zweites Adressensignal für das Speichermakround die ersten Freigabesignale aus, die anzeigen, welches der jeweiligenSpeichermakros ein Zugriffsziel ist.
[0060] Der erfindungsgemäße Halbleiterbaustein weistferner eine vierte Auswahleinheit auf, die ein während des Normalbetriebs vonder CPU zugeführtesCPU-Datensignal oder ein währendder Verifizierungstests übereinen Testdateneingangsanschluß zugeführtes Testdatensignalbasierend auf dem Testmodussignal selektiv ausgibt.
[0061] Ein erfindungsgemäßer Halbleiterbaustein weistein erstes Speichermakro, ein zweites Speichermakro, eine ersteVergleichseinheit, eine zweite Vergleichseinheit und eine Gate-Einheitauf. Das erste Speichermakro hat eine erste Speichergröße. Das zweiteSpeichermakro hat eine zweite Speichergröße, die größer ist als diejenige des erstenSpeichermakros. Die erste Vergleichseinheit gibt ein erstes Übereinstimmungsergebnisaus, wenn ein aus dem ersten Spei chermakro ausgelesenes erstes Testdatenelementmit einem ersten Erwartungsdatenelement übereinstimmt, und ein erstesNichtübereinstimmungssignal,wenn das erste Testdatenelement nicht mit dem ersten Erwartungsdatenelement übereinstimmt.Die zweite Vergleichseinheit gibt ein zweites Übereinstimmungsergebnis aus,wenn ein aus dem zweiten Speichermakro ausgelesenes zweites Testdatenelementmit einem zweiten Erwartungsdatenelement übereinstimmt, und ein zweitesNichtübereinstimmungssignal,wenn das zweite Testdatenelement nicht mit dem zweiten Erwartungsdatenelement übereinstimmt.Die Gate-Einheit gibt ein drittes Übereinstimmungssignal aus,wenn es das erste Übereinstimmungssignalvon der ersten Vergleichseinheit und das zweite Übereinstimmungssignal von derzweiten Vergleichseinheit empfängt.
[0062] Gemäß einem noch anderen Aspektder vorliegenden Erfindung wird ein Testverfahren für einen Halbleiterbausteinbereitgestellt, mit den Schritten: Zuführen eines eine Adresse anzeigendenAdressensignals zu einem der m (m ist eine ganze Zahl, die größer odergleich 2 ist) Speichermakros, um ein erstes Datenelement zu erhalten,das in einer der Adresse entsprechenden Speicherzelle gespeichertist, wobei die Adresse den m Speichermakros gemeinsam zugeführt wird;Vergleichen des von dem einen der Speichermakros ausgegebenen, ausmehreren Bits bestehenden ersten Datenelements mit einem aus dergleichen Anzahl von Bits bestehenden Referenzdatenelement bezüglich jedesentsprechenden Bits, um zu beurteilen, ob das erste Datenelementmit dem Referenzdatenelement übereinstimmt,und Erzeugen eines Vergleichsergebnisses als ein erstes Beurteilungssignalfür allem Speichermakros; Auswählendes ersten Beurteilungssignals oder eines vorgegebenen Standardsignalsals ein zweites Beurteilungssignal basierend auf einem Ausgangssteuerungssignalfür allem Speichermakros; Beurteilen, ob alle m zweiten Beurteilungssignaleanzeigen, daß daserste Datenelement mit dem Referenzdatenelement übereinstimmt, oder nicht; undErzeugen eines ein Beurteilungsergebnis anzeigenden Gesamtergebnissignals.Das Ausgangssteuerungssignal wird basierend darauf gesetzt, ob dieder Adresse entsprechende Speicherzelle in dem einen der m Speichermakrosvorhanden ist oder nicht.
[0063] Im erfindungsgemäßen Testverfahren für einenHalbleiterbaustein wird das Ausgangssteuerungssignal so gesetzt,daß daserste Beurteilungssignal ausgewähltwird, wenn die der Adresse entsprechende Speicherzelle in einemder m Speichermakros vorhanden ist.
[0064] Im erfindungsgemäßen Testverfahren für einenHalbleiterbaustein wird das Standardsignal auf den gleichen Logikzustandgesetzt wie derjenige des ersten Beurteilungssignals, das anzeigt,daß daserste Datenelement mit dem Referenzdatenelement übereinstimmt.
[0065] Im erfindungsgemäßen Halbleiterbaustein zeigtdas Gesamtbeurteilungsergebnissignal an, daß alle m Speichermakros denTest bestanden haben, wenn alle m zweiten Beurteilungssignale anzeigen, daß das ersteDatenelement mit dem Referenzdatenelement übereinstimmt.
[0066] Im erfindungsgemäßen Halbleiterbaustein zeigtdas Gesamtbeurteilungsergebnissignal an, daß mindestens eines der m Speichermakrosden Test nicht bestanden hat, wenn mindestens eines der m zweitenBeurteilungssignale anzeigt, daß daserste Datenelement nicht mit dem Referenzdatenelement übereinstimmt.
[0067] Im erfindungsgemäßen Testverfahren für einenHalbleiterbaustein weist der zweite Schritt auf: Vergleichen einesder mehreren Bits des ersten Datenelements mit einem entsprechendender mehreren Bits des Referenzdatenelements; und Erzeugen des erstenBeurteilungssignals, das anzeigt, ob das erste Datenelement mitdem Referenzdatenelement übereinstimmtoder nicht, basierend auf mehreren der Vergleichsergebnisse.
[0068] Im erfindungsgemäßen Testverfahren für einenHalbleiterbaustein zeigt das erste Beurteilungssignal an, daß das ersteDatenelement mit dem Referenzdatenelement übereinstimmt, wenn alle Vergleichsergebnisseder mehreren Übereinstimmungsbeurteilungseinheitenanzeigen, daß daseine der mehreren Bits des ersten Datenelements mit dem entsprechen deneinen der mehreren Bits des Referenzdatenelements übereinstimmt.
[0069] Gemäß einem noch anderen Aspektder vorliegenden Erfindung wird ein auf einem computerlesbaren Mediumbereitgestelltes Computerprogrammprodukt bereitgestellt, das einenCode aufweist und das, wenn es ausgeführt wird, einen Computer veranlaßt, folgendeVerarbeitungen auszuführen:Zuführeneines eine Adresse anzeigenden Adressensignals zu einem von m (mist eine ganze Zahl, die größer odergleich 2 ist) Speichermakros, um ein in einer der Adresse entsprechendenSpeicherzelle gespeichertes erstes Datenelement zu erhalten, wobeidie Adresse den m Speichermakros gemeinsam zugeführt wird; Vergleichen des vondem einen der m Speichermakros ausgegebenen, aus mehreren Bits bestehendenersten Datenelements mit einem aus der gleichen Anzahl von Bitsbestehenden Referenzdatenelement bezüglich jedes entsprechendenBits, um zu beurteilen, ob das erste Datenelement mit dem Referenzdatenelement übereinstimmt,und Erzeugen eines Vergleichsergebnisses als ein erstes Beurteilungssignalfür allem Speichermakros; Auswählen desersten Beurteilungssignals oder eines vorgegebenen Standardsignalsals ein zweites Beurteilungssignal basierend auf einem Ausgangssteuerungssignalfür allem Speichermakros; Beurteilen, ob alle m zweiten Beurteilungssignaleanzeigen, daß daserste Datenelement mit dem Referenzdatenelement übereinstimmt, oder nicht; undErzeugen eines ein Beurteilungsergebnis anzeigenden Gesamtbeurteilungsergebnissignals.Das Ausgangssteuerungssignal wird basierend darauf gesetzt, ob dieder Adresse entsprechende Speicherzelle in dem einen der m Speichermakrosvorhanden ist oder nicht.
[0070] Im erfindungsgemäßen Computerprogrammproduktwird das Ausgangssteuerungssignal so gesetzt, daß das erste Beurteilungssignalausgewähltwird, wenn die der Adresse entsprechende Speicherzelle in dem einemder m Speichermakros vorhanden ist.
[0071] Im erfindungsgemäßen Computerprogrammproduktwird das Standardsignal auf den gleichen Logikzustand gesetzt wie derjenigedes ersten Beurteilungssignals, das anzeigt, daß das erste Datenelement mitdem Referenzdatenelement übereinstimmt.
[0072] Im erfindungsgemäßen Computerprogrammproduktzeigt das Gesamtbeurteilungsergebnissignal an, daß alle mSpeichermakros den Test bestanden haben, wenn alle m zweiten Beurteilungssignaleanzeigen, daß daserste Datenelement mit dem Referenzdatenelement übereinstimmt.
[0073] Im erfindungsgemäßen Computerprogrammproduktzeigt das Gesamtbeurteilungsergebnissignal an, daß mindestenseines der m Speichermakros den Test nicht bestanden hat, wenn mindestenseines der m zweiten Beurteilungssignale anzeigt, daß das ersteDatenelement nicht mit dem Referenzdatenelement übereinstimmt.
[0074] Im erfindungsgemäßen Computerprogrammproduktweist der Vergleichsschritt auf: Vergleichen eines der mehrerenBits des ersten Datenelements mit einem entsprechenden der mehreren Bitsdes Referenzdatenelements; und Erzeugen des ersten Beurteilungssignals,das anzeigt, ob das erste Datenelement mit dem Referenzdatenelement übereinstimmtoder nicht, basierend auf mehreren der Vergleichsergebnisse.
[0075] Im erfindungsgemäßen Computerprogrammproduktzeigt das erste Beurteilungssignal an, daß das erste Datenelement mitdem Referenzdatenelement übereinstimmt,wenn alle Vergleichsergebnisse der mehreren Übereinstimmungsbeurteilungseinheitenanzeigen, daß daseine der mehreren Bits des ersten Datenelements mit dem entsprechenden einender mehreren Bits des Referenzdatenelements übereinstimmt.
[0076] 1 zeigtein Diagramm zum Darstellen eines typischen Beispiels einer Konfigurationeines EEPROM mit kollektiver Löschfunktion;
[0077] 2A zeigtein Ablaufdiagramm eines Beispiels einer Schreibverifizierungsprozedurfür einen Flash-Speicher;
[0078] 2B zeigtein Ablaufdiagramm eines Beispiels einer Löschverifizierungsprozedur für einen Flash-Speicher;
[0079] 3 zeigteine Beispiel einer Konfiguration eines herkömmlichen Mikroprozessors;
[0080] 4 zeigtein Ablaufdiagramm eines Beispiels eines Testverarbeitungsablaufs,der normalerweise beim Test eines Flash-Speichers ausgeführt wird;
[0081] 5A zeigtein Konfigurationsbeispiel eines herkömmlichen LSI-Bausteins;
[0082] 58 zeigteine Konfiguration von Verifizierungsschaltungen in 5A;
[0083] 6A zeigteine Konfiguration einer Ausführungsformeiner erfindungsgemäßen Testschaltung;
[0084] 6B zeigteine Konfiguration einer Blocktesteinheit in 6A;
[0085] 7 zeigtein Blockdiagramm einer Konfiguration einer Ausführungsform eines erfindungsgemäßen LSI-Bausteins;
[0086] 8 zeigtein Blockdiagramm eines Beispiels einer Verifizierungsschaltungin 7;
[0087] 9A und 9B zeigen ein Beispiel der Adressenzuweisungvon Speichermakros;
[0088] 10A zeigtSpeichergrößen dieserSpeichermakros;
[0089] 10B zeigteine Tabelle zum Darstellen des Setzzustands von TCES-Signalen 4 basierend aufder Verifizierungstestzieladresse;
[0090] 11 zeigtein Blockdiagramm eines Konfigurationsbeispiels eines Speichermakros;
[0091] 12A zeigteinen Graphen zum Darstellen der Löschverifizierung;
[0092] 12B zeigteinen Graphen zum Darstellen der Schreibverifizierung;
[0093] 13 zeigteine schematische Konfiguration des Mikrocomputers eines erstenBeispiels der vorliegenden Erfindung;
[0094] 14 zeigteine Konfiguration eines zweiten Beispiels der vorliegenden Erfindung;
[0095] 15 zeigteine andere Konfiguration des zweiten Beispiels der vorliegendenErfindung; und
[0096] 16 zeigtein Ablaufdiagramm der Verarbeitung eines erfindungsgemäßem Verifizierungstestverfahrensfür einenHalbleiterbaustein.
[0097] Beschreibung der bevorzugten AusführungsformenDie vorliegende Erfindung wird nachstehend unter Bezug auf die beigefügten Zeichnungenbeschrieben.
[0098] Die 6A und 6B zeigen schematische Ansichtender Konfiguration einer Ausführungsformeiner erfindungsgemäßen Testschaltung. 6A zeigt ein schematischesBlockdiagramm und 6B ein detailliertesBlockdiagramm einer Blocktesteinheit von 6A. Gemäß 6A weist diese Ausführungsform der Testschaltung300 m (m ist eine ganze Zahl, die größer oder gleich 2 ist) Blocktesteinheiten 301 undeine erste Logikverarbeitungseinheit 303 auf. Jede derBlocktesteinheiten 301 empfängt ein aus n Bits (n ist einepositive ganze Zahl) bestehendes erstes Signal 331, einaus n Bits bestehendes Referenzsignal 333 und ein vorgegebenesAusgangssteuerungssignal 334. Dann entscheidet sie bezüglich jedesentsprechenden Bits, ob das erste Signal 331 mit dem Referenzsignal 333 übereinstimmt.Anschließendgibt sie ein Vergleichsergebnis, das durch das Ausgangssteuerungssignal 334 gesteuertwird, als ein Testschaltungsausgangssignal 337 aus. Dieerste Logikverarbeitungseinheit 303 empfängt diem Testschaltungsausgangssignale 337 und gibt ein Gesamtbeurteilungsergebnissignal 338 aus,das eine Übereinstimmunganzeigt, wenn alle m Testschaltungsausgangssignale 337 anzeigen,daß daserste Signal 331 mit dem Referenzsignal 333 übereinstimmt.
[0099] Wie in 6B dargestelltist, weist jede der Block-Testeinheiten 301 eineBlockbeurteilungseinheit 310 und eine Blockausgangsauswahleinheit 315 auf.
[0100] Die Blockbeurteilungseinheit 310 empfängt daserste Signal 331 und das Referenzsignal 333 und beurteiltbezüglichjedes entsprechenden Bits, ob sie miteinander übereinstimmen oder nicht. Danngibt sie ein Blockbeurteilungsergebnis signal 335 aus, das die Übereinstimmunganzeigt, wenn alle Bits der Signale übereinstimmen.
[0101] Die Blockausgangsauswahleinheit 315 empfängt dasBlockbeurteilungsergebnissignal 335 und ein vorgegebenesStandardsignal RS als ein ausgewähltesSignal und empfängtaußerdemdas Ausgangssteuerungssignal 334 als Auswahlsignal. Dann gibtsie das Blockbeurteilungsergebnissignal 335 oder das StandardsignalRS als das Testschaltungsausgangssignal 337 auf der Basisdes Ausgangssteuerungssignals 334 aus.
[0102] Außerdem weist die Blockbeurteilungseinheit 310n individuelle Beurteilungseinheiten 311 und einezweite Logikverarbeitungseinheit 313 auf. Jede der individuellenBeurteilungseinheiten 311 empfängt eines der Bits des erstenSignals 331 und ein entsprechendes der Bits des Referenzsignals 333.Dann entscheidet sie, ob sie miteinander übereinstimmen. Das das Beurteilungsergebnisanzeigende Ausgangssignal wird der zweiten Logikverarbeitungseinheit 313 zugeführt. Diezweite Logikverarbeitungseinheit 313 empfängt alleentsprechenden Ausgangssignale der n individuellen Beurteilungseinheiten 311 undgibt das die Übereinstimmunganzeigende Blockbeurteilungsergebnissignal 335 aus, wennalle Signale übereinstimmen.
[0103] Das Standardsignal RS wird auf dengleichen logischen Zustand gesetzt wie derjenige des die Übereinstimmunganzeigenden Blockbeurteilungsergebnissignals 335.
[0104] Außerdem wird das Ausgangssteuerungssignal 335 entsprechenddem ersten Signal 331 gesetzt und besteht aus m Signalarten(331_1 bis 331_m). Das Ausgangssteuerungssignal 334 wird derartgesetzt, daß dieBlockausgangsauswahleinheit 315 das Blockbeurteilungsergebnissignal 335 oderdas Standardsignal RS unter Bezug auf einen Testbedingung für eine Zielschaltungauswähltund ausgibt. Hierbei ist die Zielschaltung ein Objekt (d.h. einZiel) des durch diese Testschaltung ausgeführten Tests. Jedes der erstenSignale 33_1 bis 33 m wird von einer entsprechenden derm Zielschaltungen ausgegeben. Die Blockausgangsauswahleinheit 315 gibtbasierend auf dem Ausgangssteuerungssignal 334 das Blockbeurtei lungsergebnissignal 335 aus, wenndie Testbedingung der einen der m Zielschaltungen entspricht, undgibt das Standardsignal RS aus, wenn die Testbedingung nicht dereinen der m Zielschaltungen (10) entspricht. Die der Zielschaltungentsprechende Testbedingung ist eine Bedingung, die anzeigt, daß es geeignetund möglichist, die Zielschaltung zu testen. Gemäß dieser Bedingung kann dieZielschaltung das zu bewertende erste Signal 331 ausgeben.D.h., jedes Ausgangssteuerungssignal 334_j (j ist eineganze Zahl im Bereich von 1 bis m) wird derart. gesetzt, daß die Blockausgangsauswahleinheit 315 einBlockbeurteilungsergebnissignal 335_j auswählt, wennein einer Blocktesteinheit 301_j zugeführtes erstes Signal 331_j das (zubewertende) effektive Signal ist, und das Standardsignal RS, wenndas erste Signal 331_j ein ineffektives Signal ist.
[0105] Daher wird beispielsweise bei einer n-Bit-Struktur,wenn Verifizierungstests bezüglich mehreren(m) nichtflüchtigenSpeichermakros mit verschiedenen Speichergrößen parallel ausgeführt werden,den jeweiligen Speichermakros ein Testadressensignal gemeinsam zugeführt. Daherkann in Abhängigkeitvom Speichermakro ein Fall auftreten, gemäß dem die dem Adressensignalentsprechende Speicherzelle nicht vorhanden ist . In diesem Fall kanndas Lesesignal vom Speichermakro, in dem die dem Adressensignalentsprechende Speicherzelle nicht vorhanden ist, nicht spezifiziertwerden. Daher ist, auch wenn das von diesem Speichermakro ausgeleseneSignal mit dem Referenzsignal verglichen wird, dieser Vergleichbedeutungslos, und es wird das ineffektive Signal als das ersteSignal. Daher kann ein Ausgangssteuerungssignal 334_j derartgesetzt werden, daß daserste Signal 331_j das effektive Signal ist, wenn die demAdressensignal entsprechende Speicherzelle vorhanden ist, und daserste Signal 331_j das ineffektive Signal ist, wenn diedem Adressensignal entsprechende Speicherzelle nicht vorhanden ist.Hierbei wird das Ausgangssteuerungssignal 334_j als dasAuswahlsignal einer Blockausgangsauswahleinheit 315_j derBlocktesteinheit 301_j zugeführt, die eine Blockbeurteilungsein heit 310_j aufweist,der das Lesesignal vom j-ten Speichermakro als das erste Signal 331_j zugeführt wird. Daherwird, wenn die dem Adressensignal entsprechende Speicherzelle vorhandenist, das Blockbeurteilungsergebnissignal 335_j als Testschaltungsausgangssignal 337_j ausgewählt. Wenndie dem Adressensignal entsprechende Speicherzelle nicht vorhandenist, wird das Standardsignal RS als das Testschaltungsausgangssignal 337_j ausgewählt. Daher wirddas Vergleichsergebnis mit der vorhandenen Speicherzelle in ihremOriginalzustand als Testschaltungsausgangssignal 337_j ausgegeben.Wenn die dem Adressensignal entsprechende Speicherzelle nicht vorhandenist, kann jedoch das Standardsignal RS ausgegeben werden, so daß die Beurteilunganderer Speichermakros nicht beeinflußt wird. Auch wenn die Größenstrukturender Speichermakros verschieden sind, können die Verifizierungstestsparallel ausgeführtwerden.
[0106] Die erste Logikverarbeitungseinheit 303 in dervorstehend erwähntenKonfiguration kann die logische Produktschaltung, die ODER-Schaltung,ihre Invertierschaltungen und ähnlicheSchaltungen aufweisen. Außerdemkann die individuelle Beurteilungseinheit 311 die Exklusiv-ODER-Schaltung,ihre Invertierschaltung und ähnlicheSchaltungen aufweisen. Die zweite Logikverarbeitungseinheit 313 kann dieODER-Schaltung (OR) fürn Biteingänge,ihre Invertierschaltung (NOR) und ähnliche Schaltungen aufweisen.Die Blockausgangsauswahleinheit 315 kann die ODER-Schaltung,die logische Produktschaltung, ihre Invertierschaltungen, die Selektorschaltungund ähnlicheSchaltungen aufweisen. Der Typ der Schaltungskonfiguration kannjedoch tatsächlichauf der Basis des vorgegebenen Signals und des gewünschtenAusgangssignals geeignet gewähltwerden.
[0107] Außerdem kann diese Testschaltung 300 ähnlicherweiseauch auf einen Fall angewendet werden, in dem einige Speichermakrosunter den mehreren im LSI-Baustein angeordneten Speichermakros einenSektor aufweisen, der kein Ziel für die Verifizierung ist, undin dem die Löschoperationund die Schreiboperation teilweise gesperrt sind. D.h., wenn di_e Zieladresse für den Verifizierungstest dieSpeicherzelle in dem Sektor spezifiziert, der nicht Ziel für die Verifizierungist, kann das Ausgangssteuerungssignal, das der Blocktesteinheitzugeführtwerden soll, der das Lesesignal vom Speichermakro zugeführt wird,der diesen Sektor enthält,der kein Ziel für dieVerifizierung ist, so gesetzt werden, daß das Standardsignal RS alsTestschaltungsausgangssignal der Blocktesteinheit ausgewählt wird.
[0108] Der erfindungsgemäße LSI-Baustein, in dem dievorstehend erwähnteKonfiguration der Testschaltung 300 auf die Verifizierungsschaltungangewendet wird, wird nachstehend beschrieben.
[0109] 7 zeigtein schematisches Blockdiagramm zum Darstellen der Konfigurationdieser Ausführungsformdes erfindungsgemäßen LSI-Bausteins. 8 zeigt ein Blockdiagrammzum Darstellen eines Beispiels einer in diesem LSI-Baustein angeordnetenVerifizierungsschaltung. Hierbei wird nachstehend beispielhaft derFall fürm = 3 beschrieben. Die vorliegende Erfindung ist jedoch nicht auf diesenFall beschränkt.Gemäß 7 weist diese Ausführungsformdes LSI-Bausteins 100 dreinichtflüchtigeSpeichermakros 10_1 bis 10_3, eine Testschaltung 20,eine Decodierschaltung 31 und drei Selektoren 41 bis 43 auf.Jedes der nichtflüchtigen Speichermakros 10_1 bis 10_3 bestehtaus nichtflüchtigenSpeicherzellen, in denen elektrische Lösch- und Schreiboperationenmöglichsind. Die Testschaltung 20 dient als Testeinheit. Die Decodierschaltung 31 dientals Decodiereinheit. Sie empfängt einTestmodussignal TMS und ein erstes Adressensignal, decodiert sieund gibt ein zweites Adressensignal an einen Adressenbus 3 aus.Hierbei wird das Testmodussignal TMS aktiv, wenn der Test ausgeführt wird.Das erste Adressensignal wird von einem Adresseneingangsanschluß 55 über einenAdressenbus 1 zugeführt.Die Decodierschaltung 31 gibt während eines Normalbetriebs,in dem das Testmodussignal TMS nicht aktiv ist, erste Freigabesignale CE1bis CE3 an entsprechende der Selektoren 41 bis 43 aus.Die ersten Freigabesignale zeigen an, welches der jeweiligen Speichermakros 10_1 bis 10_3 dasaktuelle Zugriffsziel ist. Die Selektoren 41 bis 43 empfangendas Testmodussignal TMS als Auswahlsignal. Sie wählen während eines Normalbetriebsdie ersten Freigabesignale CE1 bis CE3 aus und geben es aus. Siewählenwährendeines Tests die Testfreigabesignale (nachstehend als TCES) 4_1 bis 4_3, diedie von CE-Informationseingangsanschlüssen 52a, 52b und 52c empfangenwerden, aus und geben sie aus.
[0110] Außerdem weist die Testschaltung 20 drei Verifizierungsschaltungen 21_1 bis 21_3 undeine logische Produktschaltung (nachstehend als UND-Gatter bezeichnet)24 auf. Die Verifizierungsschaltungen 21_1 bis 21_3 sindjeweiligen Speichermakros zugeordnet. Das UND-Gatter 24 weistdie Eingangsanschlüsseauf und dient als Gesamtbeurteilungseinheit, der die von den jeweiligenVerifizierungsschaltungen 21_1 bis 21_3 ausgegebenenSignale zugeführtwerden. Dann wird ein Ausgangssignal des UND-Gatters 24 alsVerifizierungsergebnisbeurteilungssignal (VRJS) von einem Verifizierungsergebnisbeurteilungsanschluß 51 ausgegeben.
[0111] Die Ausgangsdaten 5a_1 bis 5a_3 werden vonden jeweiligen Speichermakros 10_1 bis 10_3 an zugeordneteAusgangsdatenbusse 5_1 bis 5_3 ausgegeben undden Verifizierungsschaltungen 21_1 bis 21_3 zugeführt. Jedesder Speichermakros 10_1 bis 10_3 gibt die Ausgangsdaten 5a_1 bis 5a_3,die eine Bitbreite n (n ist eine ganze Zahl, die größer oder gleich2 ist) haben, als Lesedaten aus. Die Ausgangsdatenbusse 5 1bis 5_3 haben die Bitbreite n.
[0112] Außerdem wird ein Erwartungswertdatenelement 6 mitder Bitbreite n verwendet, wenn die Speichermakros 10_1 bis 10_3 getestetwerden. Es wird den jeweiligen Verifizierungsschaltungen 21_1 bis 21_3 voneinem Erwartungswertdateneingangsanschluß 53 parallel zugeführt. DieTCES-Signale 4_1 bis 4_3 werden den Selektoren 41 bis 43 vonCE-Informationseingangsanschlüssen 52a, 52b und 52c zugeführt. D.h.,das erste Freigabesignal CE1 und das TCES-Signal 4_1 werdenbeispielsweise dem Selektor 41 zugeführt. Das erste FreigabesignalCE2 und das TCES-Signal 4_2 werden dem Selektor 42 zuge führt. Daserste Freigabesignal CE3 und das TCES-Signal 4_3 werdendem Selektor 43 zugeführt. Dannwerden, wenn das als Auswahlsignal dienende Testmodussignal TMSaktiv ist und einen Testzustand anzeigt, die TCES-Signale 4_1 bis 4_3 inden entsprechenden Selektoren 41 bis 43 ausgewählt undausgegeben. Verschiedene Schreibdaten für die jeweiligen Speichermakros 10_1 bis 10_3 werden voneinem Dateneingangsanschluß 56 über einen Datenbus 2 zugeführt.
[0113] Gemäß 8 weist die Verifizierungsschaltung 21 eineBlockbeurteilungsschaltung 211 und einen Selektor 213 auf.Die Blockbeurteilungsschaltung 211 dient als Vergleichsbeurteilungsschaltung. Siebeurteilt, ob jeweilige Bitdaten eines Ausgangsdatenbusses 5 mitder Bitbreite n mit entsprechenden Bitdaten eines vom Erwartungswertdateneingangsanschluß 53 zugeführten Erwartungswertdatenelements 6 mitder Bitbreite n übereinstimmenoder nicht. Dann gibt sie das Beurteilungsergebnis als das ersteBeurteilungssignal DS aus. Der Selektor 213 dient als eineerste Auswahleinheit. Er empfängtdas erste Beurteilungssignal DS und das vorgegebene StandardsignalRS. Dann wählter das erste Beurteilungssignal DS oder das Standardsignal RS aufder Basis des als Auswahlsignal zugeführten TCES-Signals aus undgibt ein zweites Beurteilungssignal 8 aus.
[0114] Außerdem weist die Blockbeurteilungsschaltung 211 Exklusiv-ODER-Gatter(nachstehend als EXOR-Gatter) 216_1 bis 216n undein NOR-Gatter (NICHT-ODER-Gatter) 215 mit n Eingangsanschlüssen auf.Die EXOR-Gatter 216_1 bis 216n dienen als Übereinstimmungsbeurteilungsschaltungen.Das NOR-Gatter 215 dient als eine Logikschaltung zum Empfangenjeweiliger Ausgangssignale der n EXOR-Gatter 216_1 bis 216n undzum Ausgeben eines Beurteilungsergebnisses als das erste BeurteilungssignalDS. Hierbei zeigt das Beurteilungsergebnis das Übereinstimmungsbeurteilungsergebnisan, wenn alle entsprechenden Ausgangssignale eine Übereinstimmunganzeigen, und ein Nichtübereinstimmungsbeurteilungsergebnis,wenn auch nur eines der entsprechenden Ausgangssignale eine Nichtübereinstimmunganzeigt. Hierbei haben alle Verifizierungsschal tungen 21_1 bis 21_3 dieKonfiguration von B. Daher werdendie vom entsprechenden Speichermakro 10 ausgegebenen Dateneinem Eingangsende der EXOR-Gatter 216_1 bis 216n zugeführt, unddie Erwartungswertdaten 6 mit der Bitbreite n werden denden jeweiligen Bits entsprechenden anderen Eingangsenden zugeführt. Außerdem wirddas Standardsignal RS so gesetzt, daß es den gleichen Logikwertaufweist wie das erste Beurteilungssignal DS für den Fall, daß das vom NOR-Gatter 215 ausgegebeneerste Beurteilungssignal DS eine Übereinstimmung anzeigt.
[0115] Gemäß 7 decodiert die Decodierschaltung 31 daswährendeines Normalbetriebs vom Adresseneingangsanschluß 55 über denAdressenbus 1 empfangene erste Adressensignal. Dann gibt siedas zweite Adressensignal an den Adressenbus 3 aus undgibt außerdemdie ersten Freigabesignale CE1 bis CE3 zum Anzeigen, welches derjeweiligen Speichermakros 10_1 bis 10_3 dieaktuelle Zugriffsadresse ist. Wenn das Testmodussignal TMS aktiv ist,wird jedoch das vom Adresseneingangsanschluß 55 zugeführte ersteAdressensignal in seinem Originalzustand als zweites Adressensignalan den Adressenbus 3 ausgegeben. Zu diesem Zeitpunkt kann,weil die ersten Freigabesignale CE1 bis CE3 nicht verwendet werden,ein beliebiges Signal ausgegeben werden.
[0116] Hierin werden einfach das erste unddas zweite Adressensignal beschrieben. Die 9A und 9B zeigenschematische Ansichten eines Beispiels einer Adressenzuordnung derSpeichermakros 10_1 bis 10_3. Auch wenn mehrereSpeichermakros im LSI-Baustein, z.B. im LSI-Baustein 100,integriert sind, werden im allgemeinen die Adressen der gesamtenSpeichermakros währendeines Normalbetriebs als fortlaufende Adressen behandelt, insbesonderebei einem Zugriff von der CPU oder von ähnlichen Komponenten. Daherkann der Benutzer den Speicher im Bereich der gesamten Speichergröße des LSI-Bausteins 100 benutzen.Daher muß derBenutzer die innere Struktur des Speichers nicht berücksichtigen. 9A zeigt diese Vorgehensweise. Eswird vorausgesetzt, daß dieAnzahlen der Speicherzellen (nachstehend einfach als Speichergrö ße bezeichnet)der Speichermakros 10_1 bis 10_3 4 kByte, 60 kBytebzw. 128 kByte betragen (die Speichergrößen sind nicht auf diese Beispielebeschränkt).Nachstehend wird beispielhaft der Fall betrachtet, in dem die Adressenin dieser Folge angeordnet sind. Auch wenn das erste Adressensignal, beidem vorausgesetzt wird, daß dieGesamtadressen der mehreren Speichermakros fortlaufend sind, inihren Originalzuständenan die jeweiligen Speichermakros übertragen wird, ist es unmöglich, auf dasgewünschteSpeichermakro zuzugreifen. Daher wird, wie in 9B dargestellt ist, eine Adressenumwandlungbezüglichdes ersten Adressensignals ausgeführt, um das Speichermakro unddie dem zugeführtenersten Adressensignal entsprechende Adresse zu spezifizieren, unddas umgewandelte Adressensignal muß an die jeweiligen Speichermakros übertragenwerden. Die von der Decodierschaltung 31 ausgegebenen erstenFreigabesignale CE1 bis CE3 spezifizieren das, Speichermakro alsZugriffsziel, und das an den Adressenbus 33 ausgegebene zweiteAdressensignal spezifiziert die Zugriffsadresse des Speichermakros.Andererseits muß das Adressensignalwährenddes Verifizierungstests an die jeweiligen Speichermakros gemeinsam übertragenwerden. Daher wird, wenn das Testmodussignal TMS aktiv ist, dasvom Adresseneingangsanschluß 55 zugeführte ersteAdressensignal in seinem Originalzustand als das zweite Adressensignalverwendet und an den Adressenbus 3 ausgegeben. Ein Testadressensignaleingangsanschluß kann separatangeordnet sein, so daß dasTestadressensignal während einesTests direkt eingegeben werden kann.
[0117] Nachstehend wird die Verifizierungsoperationdieses LSI-Bausteins 100 beschrieben.
[0118] Auf diesem LSI-Baustein 100 istnur ein Verifizierungsergebnisausgangsanschluß 51 angeordnet. Dannwird das Verifizierungsergebnisbeurteilungssignal an die (nichtdargestellte) automatische Testvorrichtung ausgegeben. Das Verifizierungsergebnisbeurteilungssignalnimmt den Wert "1" an, wenn durch diejeweiligen Verifizierungsschaltungen 21_1 bis 21_3 ausgegebenezweite Beurteilungssignale 8_1 bis 8_3 alle denWert "1" aufweisen, d.h., wennjedes der zweiten Beurteilungssignale 8_1 bis 8_3 anzeigt,daß dasentsprechende der Ausgangsdatenelemente 5a_1 bis 5a_3 mitdem Erwartungswertdatenelement 6 übereinstimmt.
[0119] 16 zeigtein Ablaufdiagramm zum Darstellen der Verarbeitung eines erfindungsgemäßen Verifizierungstestverfahrensfür einenHalbleiterbaustein, z.B. den LSI-Baustein 100.
[0120] Wenn der LSI-Baustein 100 getestetwird, werden der Schreibverifizierungstest und der Löschverifizierungstestfür diedrei Speichermakros 10_1 bis 10_3 parallel ausgeführt. D.h.,von der automatischen Testvorrichtung wird den drei Speichermakros 10-1 bis 10_3 diegleiche Leseadresse zugeführt. Jededer Verifizierungsschaltungen 21_1 bis 21_3 vergleichtdas von jeder der Speicherzellen 10_1 bis 10_3 ausgegebenegelesene Datenelement (das erste Datenelement, das einem der Ausgangsdatenelemente 5a_1 bis 5a 3entspricht) mit dem von der automatischen Testvorrichtung (nichtdargestellt) an den Erwartungswertdateneingangsanschluß 53 übertragenenErwartungswertdatenelement 6 (Referenzdatenelement) für jede Biteinheitan den EXOR-Gattern 216_1 bis 216_3 (Schritt S01).Dann wird die Verifizierung im LSI-Baustein 100 selbstausgeführt.Wenn ein Bitdatenelement vorhanden ist, das nicht mit dem Erwartungswertdatenelement 6 übereinstimmt,d.h., wenn von irgend einem der EXOR-Gater 216_1 bis 216n einSignal mit dem Wert "1" ausgegeben wird,nimmt das vom NOR-Gatter 215, dessen Eingangssignale Ausgangssignaleder EXOR-Gatter 216_1 bis 216n sind, ausgegebene ersteBeurteilungssignal DS den Wert "0" an, d.h. es zeigteine Nichtübereinstimmungan (Schritt S02). Zu diesem Zeitpunkt gibt der Selektor 213,wenn das dem Selektor 213, der das erste Beurteilungssignal DSmit dem Wert "0" empfängt, zugeführte TCES-Signal 4 (Ausgangssteuerungssignal)die Auswahl des ersten Beurteilungssignals DS anzeigt, das ersteBeurteilungssignal DS mit dem Wert "0" aus(Schritt S03). Dann nimmt das vom UND-Gatter 24 ausgegebeneVerifizierungsergebnisbeurteilungssignal (Gesamtbeur teilungsergebnissignal)den Wert "0" an (Schritt S04).Der Vergleicher der automatischen Testvorrichtung (nicht dargestellt)ist mit dem Verifizierungsergebnisausgangsanschluß 51 verbunden.Die automatische Testvorrichtung entscheidet, daß der LSI-Baustein den Testbestanden hat, wenn das Verifizierungsergebnisbeurteilungssignalvon der Testschaltung 20 den Wert "1" aufweist,und entscheidet, daß erden Test nicht bestanden hat, wenn das Signal den Wert "0" aufweist. Wenn das TCES-Signal 4 inSchritt S03 die Auswahl des Standardsignals RS anzeigt, gibt derSelektor 213 das Standardsignal RS aus, und das erste BeurteilungssignalDS wird ignoriert.
[0121] Andere Fälle in Verbindung mit der vorstehenderwähntenVerarbeitung eines Verifizierungstestverfahrens sind anhand dervorstehenden und der folgenden Beschreibung und der Zeichnungen leichtersichtlich.
[0122] Nachstehend wird das TCES-Signal 4 beschrieben.In der folgenden Beschreibung wird vorausgesetzt, daß die Anzahlender Speicherzellen der Speichermakros 10_1 bis 10_3 (nachstehendlediglich als Speichergröße bezeichnet)4 kByte, 60 kByte bzw. 128 kByte beträgt (wobei die Speichergröße nichtauf diese Beispiele beschränktist). 10A zeigt eineAnsicht zum Darstellen der Speichergrößen der Speichermakros 10_1 bis 10_3.Sie zeigt die Endadressen der jweiligen Speichermakros 10_1 bis 10_3 ineiner Hexadezimaldarstellung. 10B zeigt eineTabelle zum Darstellen des Setzzustands des TCES-Signals 4 bsierendauf der Verifizierungstestzieladresse. Sie zeigt das Setzbeispieldes TCES-Signals 4 fürjede Verifizierungstestzieladresse. Wie in 4B dargestellt ist, wird das TCES-Signal 4,wenn eine der Testzieladresse entsprechende Speicherzelle vorhandenist, auf den Wert "1" gesetzt, der die Auswahldes ersten Beurteilungssignals DS anzeigt. Wenn keine der Testzieladresseentsprechende Speicherzelle vorhanden ist, wird es auf den Wert "0" gesetzt, der die Auswahl des StandardsignalsRS anzeigt. D.h., in dem Bereich, in dem die Testzieladresse sichin der Hexadezimaldarstellung von der Adresse "00000" zur Adresse "00FFF" erstreckt (nachstehend als [00000h]bis [00FFFh] bezeichnet) sind den jeweiligen Speichermakros 10_1 bis 10_3 entsprechendeSpeicherzellen vorhanden. Daher werden die TCES-Signale 4_1 bis 4_3 alleauf den Wert "1" gesetzt. Im Bereich,in dem die Testzieladresse zwischen [01000h] und [0EFFFh] liegt,sind, obwohl im Speichermakro 10_1 nicht die entsprechendeSpeicherzelle vorhanden ist, in den Speichermakros 10_2 und 10_3 dieentsprechenden Speicherzellen vorhanden, so daß das TCES-Signal 4_1 aufden Wert "0" gesetzt wird unddie TCES-Signale 4_2 und 4_3 jeweils auf den Wert "1" gesetzt werden. Im Bereich, in demdie Testzieladresse zwischen [0F000h] und [1FFFFh] liegt, sind,obwohl in den Speichermakros 10_1 und 10 2 nichtdie entsprechende Speicherzelle vorhanden ist, in dem Speichermakro 10_3 dieentsprechenden Speicherzelle vorhanden. Daher werden die TCES-Signale 4_1 und 4_2 jeweilsauf den Wert "0" gesetzt, und dasTCES-Signal 4_3 wird auf den Wert "1" gesetzt.Dadurch wird, wenn die Verifizierungstests für die Speichermakros 10_1 bis 10_3 parallelausgeführtwerden, auch wenn das Ausgangssignal der Blockbeurteilungsschaltung 211 unsicherwird, das erste Beurteilungssignal DS ignoriert und immer der die Übereinstimmunganzeigende Wert "1" als das zweite Beurteilungssignal 8 ausgegeben.Daher werden die Verifizierungstests parallel ausgeführt undhaben keinen Einfluß aufdas Beurteilungsergebnis der anderen Speicherblöcke. Hierbei dient das Ausgangssignalder Blockbeurteilungsschaltung 211 zum Vergleichen des Ausgangssignals desSpeichermakros 10, in dem die der Testzieladresse entsprechendeSpeicherzelle nicht vorhanden ist, mit dem Erwartungswertdatenelement.Das zweite Beurteilungssignal 8 ist das Beurteilungsergebnisder Verifizierungsschaltung 21.
[0123] Auf diese Weise können, auch wenn der einzelneLSI-Baustein mehrerenichtflüchtigeSpeichermakros mit verschiedenen Speichergrößen aufweist, durch die Verwendungder erfindungsgemäßen Testschaltung 20 dieVerifizierungstests füralle nichtflüchtigenSpeichermakros unabhängigvon der Speichergröße parallelausgeführtwerden. Daher kann die fürden Verifizierungstest der nichtflüchtigen Speichermakros erforderlicheZeitdauer erheblich verkürztwerden. Außerdemist es ausreichend, als dem LSI-Test zugeordneter erforderlicherAusgangsanschluß eineneinzelnen Verifizierungsergebnisausgangsanschluß bereitzustellen. Dadurchwird die Anzahl der dem Test zugeordneten Ausgangsanschlüsse wesentlichreduziert. Daher ist lediglich ein Vergleicher für den Verifizierungstest derautomatischen Testvorrichtung erforderlich. Wie vorstehend erwähnt wurde,kann eine erhebliche Wirkung hinsichtlich einer Verminderung derTestkosten und der Produktkosten erzielt werden.
[0124] In dieser Ausführungsform des LSI-Bausteins 100 beträgt bezüglich derdem Test zugeordneten Eingangsanschlüsse die Anzahl der Erwartungswertdateneingangsanschlüsse 53 derAnzahl n von Bits. Die Anzahl der CE-Informationseingangsanschlüsse zumEmpfangen des TCES-Signals 4 beträgt k. Außerdem sind Anschlüsse zumEmpfangen des Auswahlsignals des Testmodus und ähnlicher Signale erforderlich,wie späterbeschrieben wird. Dadurch beträgtdie Anzahl der dem Test zugeordneten Anschlüsse höchstens k+n+2. Hierbei bezeichnetk die Anzahl der CE-Informationseingangsanschlüsse, die normalerweise k =m beträgt,und n bezeichnet die Bitbreite der Ausgangsdaten der Speichermakros unddie Anzahl der Erwartungswertdateneingangsanschlüsse. Und "2" bezeichnetdi_e Summe aus dem Verifizierungsergebnisausgangsanschluß und dem demTest zugeordneten Steuersignalanschluß. Die Anzahl der dem Testzugeordneten Anschlüssekann natürlich über dieAnschlußanzahl(m+1)×nreduziert werden, was im Fall der Schaltungskonfiguration zum parallelenAusgeben der Daten (n Bits) der m Speichermakros wesentlich ist.Außerdemist die Anzahl der dem Test zugeordneten Anschlüsse dem in der offengelegtenjapanischen Patentanmeldung JP-A-2001-1555000 dargestellten Fall ähnlich,in dem die Anzahl der Verifizierungsergebnisausgangsanschlüsse aufdie Anzahl m der Speichermakros reduziert ist. Außerdem können indieser Ausführungsformdes LSI-Bausteins, auch wenn die Speichergrößen der mehreren Speichermakrosverschieden sind, die Verifizie rungstests parallel ausgeführt werden. Daherwerden zwei Ziele gleichzeitig erreicht: eine höhere Testgeschwindigkeit undeine Vermeidung einer Erhöhungder Anzahl von Anschlüssen.
[0125] Außerdem sind im LSI-Baustein 100 der Erwartungswertdateneingangsanschluß 53 undder Dateneingangsanschluß 56 unabhängig voneinander angeordnet.Weil die Schreibdaten und die Erwartungswertdaten normalerweisemiteinander übereinstimmen,kann hierfürjedoch ein einziger Anschluß verwendetwerden. Die Anzahl der dem Test zugeordneten Anschlüsse kanndurch die Verwendung des Erwartungswertdateneingangsanschlusses 53 unddes Dateneingangsanschlusses 56 als ein einziger Anschluß weitervermindert werden.
[0126] In dieser Ausführungsform kann, wenn das Ausgangssignal(das Verifizierungsergebnisbeurteilungssignal) der Testschaltung 20 denWert "0" annimmt, d.h., wennder Verifizierungstest fehlgeschlagen ist, das fehlerhafte Speichermakronicht spezifiziert werden. Daher ist es wünschenswert, eine Testprozedurim Verifizierungstestverfahren bereitzustellen, durch die der Fall,daß derVerifizierungstest fehlgeschlagen ist, gehandhabt werden kann. DieTestprozedur dient zum Ausführendes Tests, nachdem das TCES-Signal. 4 sequentiell umgeschaltet wurde, umnur das erste Beurteilungssignal DS des einzelnen Speichermakros 10 alsdas zweite Beurteilungssignal 8 auszugeben, während diefehlerhafte Leseadresse fixiert oder festgehalten wird. Dadurchkann, auch wenn der Verifizierungstest fehlgeschlagen ist, das fehlerhafteSpeichermakro 10 und seine Adresse leicht spezifiziertwerden.
[0127] Außerdem wird, wenn die Schreibverifizierungfür dieSpeicherzelle eines bestimmten Speichermakros im Test fehlgeschlagenist (NG), basierend auf der Spezifikation des Tests, z.B. ein Eigenschaftsanalysetest(ein Charakterisierungstest) oder ein Mengenfertigungstest, einevon zwei Maßnahmenergriffen. Eine Maßnahmebesteht darin, daß für die Speicherzelleunverzüglichein Überschreiboperationausgeführtwird. Eine andere Maßnahmebesteht darin, daß dasFehlschlagen des Tests auf der Testprogrammseite aufgezeich net wirdund die Schreiboperation und die Verifizierungsoperation später bezüglich desfehlerhaften Speichermakros ausgeführt werden.
[0128] Nachstehend wird die schematischeStruktur des Speichermakros 10 beschrieben. 11 zeigt ein Blockdiagrammzum Darstellen eines Konfigurationsbeispiels des Speichermakros 10.Weil die konkrete Verbindungsstruktur im Inneren des Speichermakrosnicht direkt mit der vorliegenden Erfindung in Beziehung steht,ist die Verbindung zwischen den Blöcken weggelassen, um die Darstellungzu vereinfachen. Gemäß 11 weist das Speichermakro 10 auf:eine nichtflüchtigeSpeicherzellenanordnung 11, in der eine kollektive Löschoperationbezüglicheiner Speicherzelle oder einer Sektoreinheit möglich ist, einen X-Decodierer 12,einen Y-Decodierer 13,eine Schreibschaltung 15, einen Leseverstärker 14,eine Gate-Spannungserzeugungsschaltung 16 und eine Löschschaltung 17.Die Größe der Speicherzellenanordnung 11,d.h. die Speichergröße, kannfür jedes Speichermakroverschieden sein.
[0129] Die Gate-Spannungserzeugungsschaltung 16 decodiertein Eingangsmodussignal und erzeugt eine jedem Modus, d.h. einemLöschmodus,einem Löschverifizierungsmodus,einem Schreibmodus, einem Schreibverifizierungsmodus und einem Lesemodus,entsprechende Gate-Spannung. Ein Spannung einer durch den X-Decodierer 12 ausgewählten Wortleitungwird auf die durch die Gate-Spannungserzeugungsschaltung 16 erzeugteGate-Spannung gesetzt.Die Löschschaltung 17 schalteteine gemeinsame Source-Leitung der Speicherzellenanordnung 11 während derLöschoperationauf einen hohen Spannungswert. Die Schreibschaltung 15 schreibtauf der Basis der Information des Schreibdatenbusses Daten in diedurch den X-Decodierer 12 und den Y-Decodierer 13 ausgewählte Speicherzelle. Einder Gate-Spannungserzeugungsschaltung 16 zugeführtes Modussignalkann von der Seite der automatischen Testvorrichtung direkt odervon den anderen funktionellen Makros, z.B. der im LSI-Baustein integriertenCPU, oder ähnlichenKomponenten zugeführtwerden.
[0130] Nachstehend werden die Löschverifizierung unddie Schreibverifizierung im nichtflüchtigen Speicher beschrieben.Die 12A und 12B zeigen Graphen zum Darstellender Löschverifizierung (12A) und der Schreibverifizierung(12B).
[0131] Gemäß den 11 und 12A wirddie durch die Gate-Spannungserzeugungsschaltung 16 erzeugteGate-Spannung, nachdem die Sektoreinheit oder alle Speicherzellengelöschtworden sind, über diedurch den X-Decodierer ausgewählteWortleitung einer Gate-Steuerelektrode der Speicherzelle zugeführt. EineSource-Leitung wird auf das Erdpotential gesetzt, und eine durchden Y-Decodierer ausgewählteBitleitung wird auf eine vorgegebene Spannung gesetzt, wodurch Dateneiner ausgewählten Speicherzelleausgelesen werden. Der in die mit der ausgewählten Speicherzelle verbundeneBitleitung fließendeStrom ist auf der Basis eines Schwellenspannungswertes (d.h. einesHaltespannungsschwellenwertes eines Speicherzellentransistors) derSpeicherzelle veränderlich.Wenn der Schwellenspannungswert der Speicherzelle niedriger wirdals der der Gate-Steuerelektrode zugeführte vorgegebene Spannungswert,wird der Speicherzellentransistor eingeschaltet, und der Strom fließt in diemit der ausgewähltenSpeicherzelle verbundene Bitleitung und wird durch den Leseverstärker ineine Spannung umgewandelt. Daher wird basierend auf der Spannung beurteilt,ob das in der Speicherzelle gespeicherte Datenelement den Wert "1" oder "0" hat.Wenn beispielsweise der Schwellenspannungswert der Speicherzelleder Gate-Spannung gleicht oder kleiner ist, wird vorausgesetzt,daß dasDatenelement den Wert "0" hat. Wenn das geleseneDatenelement den Wert "0" hat, stimmt es mitdem Erwartungswertdatenelement überein,so daß dieLöschverifizierungerfolgreich ist. In 12A werden,wie vorstehend erwähnt wurde,die jeweiligen Lösch-und Verifizierungsschritte in einer bestimmten Zeiteinheit graduelloder schrittweise ausgeführt.
[0132] Außerdem wird bei der Schreibverifizierung, wiein 12b dargestellt,der Gate-Elektrode und der Drain-Elektrode der durch Spezifizierender Schreibadresse ausgewähltenSpeicherzelle zunächsteine hohe Spannung zugeführt,und die Source-Elektrode wird auf das Erdpotential gesetzt, wodurchder Schreiboperation ausgeführtwird. Daraufhin wird die durch die Gate-Spannungserzeugungsschaltung 16 erzeugteGate-Spannung durch die durch den X-Decodierer ausgewählte Wortleitungder Gate-Steuerelektrode der Speicherzelle zugeführt. Die Source-Leitung wirdauf das Erdpotential gesetzt, und die durch den Y-Decodierer ausgewählte Bitleitungwird auf eine vorgegebene Spannung gesetzt, wodurch das Datenelementder einen ausgewählten Speicherzelleausgelesen wird. Es wird vorausgesetzt, daß der Zustand, in dem der Schwellenspannungswertder Speicherzelle größer istals die Gate-Spannung,den Zustand "1" darstellt. Daherist, wenn das ausgelesene Datenelement den Wert "1" aufweist,die Schreibverifizierung erfolgreich.
[0133] Nachstehend wird ein erstes Beispielbeschrieben, in dem die vorliegende Erfindung auf einen LSI-Bausteinangewendet wird, der eine CPU und mehrere nichtflüchtige Speichermakrosaufweist, d.h. auf einen sogenannten Mikrocomputer. In der folgendenBeschreibung des ersten Beispiels sind die gleichen Komponentenwie in der vorstehend dargestellten Ausführungsform durch die gleichenBezugszeichen bezeichnet, so daß diesenicht näherbeschrieben werden.
[0134] 13 zeigteine Ansicht zum Darstellen einer schematischen Konfiguration desMikrocomputers des ersten Beispiels der vorliegenden Erfindung. Gemäß 13 weist ein LSI-Baustein 100A,d.h. der Mikrocomputer, eine CPU 30, einen Selektor 45,einen Selektor 46, eine Decodierschaltung 31,Selektoren 41 bis 43, mehrere Speichermakros 10_1 bis 10_3,einen Selektor 44 und eine Testschaltung 20 auf.
[0135] Der Selektor 45 dient alseine dritte Auswahleinheit. Sie empfängt ein von der CPU 30 aneinen Adressenbus 1A ausgegebenes CPU-Adressensignal undein von der automatischen Testvorrichtung (nicht dargestellt) während desTests an den Testadresseneingangsanschluß 57 übertragenesTestadressensignal. Dann wähltsie basierend auf dem Testmodussignal TMS als das Auswahlsignalwährend desNormalbetriebs das CPU-Adressensignalund währenddes Testbetriebs das an den Testadresseneingangsanschluß 57 übertrageneTestadressensignal aus. Daraufhin gibt sie das CPU-Adressensignal oderdas Testadressensignal als das erste Adressensignal an den Adressenbus 1 aus.
[0136] Der Selektor 46 dient alseine fünfteAuswahleinheit. Sie empfängtein von der CPU 30 an einen Datenbus 1D ausgegebenesDatensignal und ein von der automatischen Testvorrichtung während des Testsan den Testdateneingangsanschluß 58 übertragenesDatensignal. Dann gibt er basierend auf dem Testmodussignal TMSals das Auswahlsignal währenddes Normalbetriebs das Datensignal von der CPU 30 und während desTests das Datensignal vom Testdateneingangsanschluß 58 selektivaus.
[0137] Die Decodierschaltung 31 decodiertdas vom Adressenbus 1 zugeführteAdressensignal, gibt das Adressensignal an den Adressenbus 1 ausund gibt die ersten Freigabesignale CE1 bis CE3 aus, um anzuzeigen,welcher der jeweiligen Speichermakros 10_1 bis 10_3 dasaktuelle Zugriffsziel ist.
[0138] Die Selektoren 41 bis 43 empfangendie ersten Freigabesignale CE1 bis CE3 und die von den CE-Informationseingangsanschlüssen 52a, 52b bzw. 52c zugeführten TCES-Signale 4_1 bis 4_3.Sie empfangen außerdemdas Testmodussignal TMS als das Auswahlsignal. Dann geben sie während eines Normalbetriebs,in dem das Testmodussignal TMS nicht aktiv ist, die ersten FreigabesignaleCE1 bis CE3 selektiv aus. Sie geben außerdem während des Tests, in dem dasTestmodussignal TMS aktiv ist, die TCES-Signale 4_1 bis 4_3 selektivaus.
[0139] Die mehreren Speichermakros 10_1 bis 10_3 empfangendas Adressensignal und das Datensignal, die vom Selektor 45 bzw.vom Selektor 46 ausgegeben werden, am Adressenanschluß bzw. am Datenanschluß.
[0140] Der Selektor 44 dient alseine vierte Auswahleinheit. Er empfängt die Ausgangsdaten 5a_1 bis 5a_3 mitder Bitbreite n, die von den mehreren Speichermakros 10_1 bis 10_3 andie Ausgangsdatenbusse 5_1 bis 5_3 ausgegebenwerden. Er gibt die Ausgangsdaten basierend auf dem Speichermakro, aufdas währenddes Normalbetriebs in der CPU 30 zugegriffen wird, selektivaus und überträgt sie andie CPU 30.
[0141] Die Testschaltung 20 führt denLöschverifizierungstestund den Schreibverifizierungstest für die Speichermakros 10_1 bis 10_3 aus.
[0142] Außerdem weist die Testschaltung 20 die denjeweiligen Speichermakros zugeordneten drei Verifizierungsschaltungen 21_1 bis 21_3 unddas UND-Gatter 24 mit drei Eingängen auf, dessen Eingangssignaledie von den jeweiligen Verifizierungsschaltungen 21_1 bis 21_3 ausgegebenenSignale sind. Das Ausgangssignal des UND-Gatters 24 wird alsVerifizierungsergebnisbeurteilungssignal (VRJS) vom Verifizierungsergebnisausgangsanschluß 51 ausgegeben.
[0143] Die Ausgangssignale der jeweiligenSpeichermakros 10_1 bis 10_3 werden an die entsprechendenAusgangsdatenbusse 5 1 bis 5_3 ausgegeben undden Verifizierungsschaltungen 21_1 bis 21_3 zugeführt. DieDaten mit der Bitbreite n (n ist eine ganze Zahl, die größer odergleich 2 ist) werden als die Lesedaten von den jeweiligen Speichermakros 10_1 bis 10_3 ausgegeben,und die Ausgangsdatenbusse 5_1 bis 5_3 haben dieBitbreite n. Auch in diesem Mikrocomputer 100A ist dereine Verifizierungsergebnisausgangsanschluß 51 unabhängig vonder Anzahl der im LSI-Baustein integrierten Speichermakros angeordnet.
[0144] Der Testdateneingangsanschluß 58 empfängt dieSchreibdaten, z.B, ein Checker-Muster, ein Checker-Bar-Muster (dieinverse Version des Checker-Musters), ein Muster, in dem alle Datenden Wert "0" haben, und ähnlicheMuster von der automatischen Testvorrichtung (nicht dargestellt).Währenddes Verifizierungstests kann die CPU 30 das dem Datenbus 1D zuzuführende Ausgangssignalauf einen Sperrzustand setzen, und der Selektor 44 muß das Datenelement(in einem Hochimpedanzzustand) nicht ausgeben, oder das Eingangssignalder CPU 30 kann maskiert sein, so daß keine Lesedaten empfangenwerden. Außerdemkann das den Speichermakros 10_1 bis 10_3 vonder CPU 30 zuzuführende Setz-Steuersignaldas Modussignal ent halten, und das der Gate-Spannungserzeugungsschaltung 16 zugeführte Modussignalwird durch die CPU 30 gesetzt.
[0145] Nachstehend wird die Verarbeitungdes Verifizierungstests des Mikrocomputers 100A unter Bezugauf 13 beschrieben.Währenddes Verifizierungstests wird das Testmodussignal TMS von der automatischenTestvorrichtung (nicht dargestellt) auf einen aktiven Zustand gesetzt,und das fürdie Verifizierung vorgesehene Adressensignal wird dem Testadresseneingangsanschluß 57 zugeführt. DerSelektor 45 gibt das vom Testadresseneingangsanschluß 57 empfangeneAdressensignal selektiv an den Adressenbus 1 aus. Das vomSelektor 45 ausgegebene Adressensignal wird durch die Decodierschaltung 31 decodiertund dann an den Adressenbus 3 ausgegeben. Die ersten FreigabesignaleCE1 bis CE3 werden ausgegeben, und gleichzeitig wird das Adressensignalan die mehreren Speichermakros 10_1 bis 10_3 übertragen.
[0146] Die Speichermakros 10_1 bis 10_3 geben dieLesedaten der Speicherzelle der dem zugeführten Adressensignal entsprechendenAdresse an die jeweiligen Ausgangsdatenbusse 5_1 bis 5_3 aus. Weildas das Auswahlsignal darstellende Testmodussignal TMS aktiv ist,wählendie Selektoren die TCES-Signale 4_1 bis 4_3 ausund geben sie aus.
[0147] Die jeweiligen Verifizierungsschaltungen 21_1 bis 21_3 entscheiden,ob die Bitdaten auf den Ausgangsdatenbussen 5_1 bis 5_3 mitden Bitdaten der vom Treiber der automatischen Testvorrichtung (nichtdargestellt) dem Erwartungswertdateneingangsanschluß 53 zugeführten Erwartungswertdaten 6 übereinstimmen.Wenn alle Bits übereinstimmen, nimmtdas das erste Beurteilungssignal DS der Blockbeurteilungsschaltung 211 darstellendeAusgangssignal des NOR-Gatters 215 den Wert "1" an. Wenn für auch nur ein Bit eine Nichtübereinstimmung erfaßt wird,nimmt das Ausgangssignal des NOR-Gatters 215 den Wert "0" an. Dann gibt die Verifizierungsschaltung,die die Ausgangsdaten des Speichermakros 10, in dem dieder Adresse, bezüglichder der Verifizierungstest ausgeführt wird, entsprechende Speicherzelleangeordnet ist, auf der Basis der durch die Selektoren 41 bis 43 ausgegebenen TCES-Signale 4_1 bis 4_3 daserste Beurteilungssignal DS der in der Verifizierungsschaltung 21 angeordnetenBlockbeurteilungsschaltung 211 als das zweite Beurteilungssignal 8 aus.Die Verifizierungsschaltung 21, die die Ausgangsdaten desSpeichermakros 10 empfängt,in dem nicht die der Adresse entsprechende Speicherzelle angeordnetist, gibt das Standardsignal RS als das zweite Beurteilungssignal 8 aus.Das UND-Gatter 24 gibt ein Signal mit dem Wert "0" am Verifizierungsergebnisausgangsanschluß 51 aus,wenn auch nur eines der zweiten Beurteilungssignale 8_1 bis 8_3 denWert "0" aufweist, und gibtdann eine Information an die automatische Testvorrichtung aus, dieanzeigt, daß derTest fehlgeschlagen ist.
[0148] Wie vorstehend erwähnt wurde,wählt das TCES-Signal 4 aus,ob das Ausgangssignal der Verifizierungsschaltung 21 alsdas erste Beurteilungssignal DS oder das Standardsignal RS definiertist. Daher entspricht der Fall, in dem ein Signal mit dem Wert "0" als das zweite Beurteilungssignal 8 ausgegebenwird, lediglich dem Fall, in dem das von der vorhandenen Speicherzelleausgelesene Datenelement nicht mit dem Erwartungswertdatenelement übereinstimmt.Daher können,auch wenn die Speichergrößen derSpeichermakros 10_1 bis 10_3 ungleich sind, dieVerifizierungstests gleichzeitig parallel ausgeführt werden. Außerdem istlediglich ein dem Test zugeordneter Verifizierungsergebnisausgangsanschluß erforderlich.
[0149] Auf diese Weise kann gemäß dem ersten Beispielder vorliegenden Erfindung, auch wenn die mehreren Speichermakrosverschiedene Größen haben,die Zeitdauer der Verifizierungstests für die mehreren Speichermakrosverkürztwerden. Außerdemkann verhindert werden, daß dieAnzahl der für denTest erforderlichen Anschlüssezunimmt.
[0150] Auch bei dem LSI-Baustein 100A desersten Beispiels können,obwohl der Erwartungswertdateneingangsanschluß 53 und der Testdateneingangsanschluß 58 unabhängig voneinanderangeordnet sind, diese Anschlüsse ähnlich wieim Fall des LSI-Bausteins 100 als ein einziger Anschluß verwendetwerden. Auch in diesem Fall kann die Anzahl der dem Test zuge ordnetenAnschlüsse,indem der Erwartungswertdateneingangsanschluß 53 und der Testdateneingangsanschluß 58 alseinziger Anschluß verwendetwerden, die Anzahl der dem Test zugeordneten Anschlüsse weiterreduziert werden.
[0151] Nachstehend wird ein zweites Beispielder vorliegenden Erfindung beschrieben. 14 zeigt eine Ansicht zum Darstellender Konfiguration des zweiten Beispiels der vorliegenden Erfindung.Gemäß 14 unterscheidet sich daszweite Beispiel hinsichtlich der folgenden Konfiguration vom ersten Beispiel.D.h., die Erwartungswertdaten werden in einem Erwartungswertdatenspeicher 37 vorgespeichertund gehalten, der in einem als Mikrocomputer ausgebildeten LSI-Baustein 100B integriertist. Ein Selektor 47 gibt die vom Erwartungswertdatenspeicher 37 ausgelesenenErwartungswertdaten auf der Basis des Typs des auszuführendenVerifizierungstests selektiv aus. Dann werden die selektiv ausgegebenenErwartungswertdaten 6 den EXOR-Gattern der Verifizierungsschaltungen 21_1 bis 21_3 derjeweiligen Speichermakros 10_1 bis 10_3 zugeführt. Derim LSI-Baustein integrierte Erwartungswertdatenspeicher 37 kannein EEPROM, ein maskenprogrammierter ROM-Speicher oder ein ähnlicherSpeicher sein.
[0152] Der Erwartungswertdatenspeicher 37 speichertim voraus das Erwartungswertmuster (eine Spaltengröße entsprichteiner Bitbreite eines Ausgangsdatenelements des Speichermakros),das der Löschverifizierung,der Schreibverifizierung fürlauter "0"-Daten, der Checker-Schreibverifizierungund der Checker-Bar-Schreibverifizierung entspricht. Dann wählt einSelektor 47 das dem Verifizierungstest entsprechende Erwartungswertdatenelementauf der Basis eines von der (nicht dargestellten) automatischenTestvorrichtung zugeführtenModussignals aus und überträgt es andie Verifizierungsschaltungen 21_1 bis 21_3.
[0153] Die Verifizierungsschaltungen 21_1 bis 21_3 imzweiten Beispiel haben die gleiche Konfiguration wie im ersten Beispiel.Daher werden sie nicht näher beschrieben.
[0154] 15 zeigteine Ansicht zum Darstellen einer anderen Konfiguration des zweitenBeispiels der vorliegenden Erfin dung. Der LSI-Baustein 1000 von 14 weist den Testdateneingangsanschluß 58 auf.Wie in 15 dargestelltist, kann der Testdateneingangsanschluß 58 jedoch, wenndie vom Selektor 47 ausgegebenen Erwartungswertdaten 6dem Selektor 46 überden Datenbus 2 zugeführtwerden, eliminiert werden, wodurch die Anzahl der dem Test zugeordnetenAnschlüssevermindert wird.
[0155] Im zweiten Beispiel ist der im erstenBeispiel vorgesehene Erwartungswertdateneingangsanschluß 53 nichterforderlich. Dadurch wird die Anzahl der dem Test zugeordnetenAnschlüsseim LSI-Baustein vermindert, und in der automatischen Testvorrichtungmuß keinErwartungswertmuster fürden Verifizierungstest bereitgestellt werden. Daher kann der Arbeitsaufwandzum Vorbereiten des Musters eliminiert und der Test einfacher gemachtwerden.
[0156] Die vorstehend erwähnten Ausführungsformenund die repräsentativenBeispiele wurden am Beispiel eines Speichermakros mit einer Strukturbeschrieben, in der das Datenausgangssignal ein Mehrbitsignal ist.Natürlichkönnensie ähnlicherweiseauch auf eine Konfiguration angewendet werden, die mehrere Speichermakrosaufweist, in denen die Eingangs- undAusgangsdaten eine Einbitstruktur haben. In diesem Fall ist dasvom Erwartungswertdateneingangsanschluß 53 in den 7 und 13 zugeführte Erwartungswertdatenelement 6 einDatenelement mit der Bitbreite 1.
[0157] Wie vorstehend erwähnt wurde,könnenerfindungsgemäß beispielsweiseim LSI-Baustein mit mehreren nichtflüchtigen Speichermakros, indenen elektrische Lösch-und Schreiboperationen möglich sind,auch wenn ein Sektor vorhanden ist, der Speichermakros mit anderenSpeichergrößen aufweist odereinige Speichermakros aufweist, in denen Lösch- und Schreiboperationenteilweise gesperrt sind, währendvermieden wird, daß dieAnzahl der dem Test zugeordneten Anschlüsse zunimmt, die Verifizierungstestsfür diemehreren Speichermakros parallel ausgeführt werden, so daß der Testeffizient gemacht werden kann.
[0158] Außerdem sind erfindungsgemäß, weildie Erwartungswertdaten im LSI vorgespeichert sind, die Vorbereitungeines Musters und der zum Empfangen der Erwartungswertdaten für den Verifizierungstest vorgeseheneAnschluß nichterforderlich, so daß der Testnoch effizienter gemacht wird.
[0159] Außerdem kann erfindungsgemäß, weildie Schaltung zum Beurteilen des Verifizierungsergebnisses im LSI-Bausteinangeordnet ist, die Anzahl der in der automatischen Testvorrichtungerforderlichen Vergleicher vermindert und der Test einfacher gemachtwerden.

权利要求:
Claims (37)
[1] Testschaltung mit: m (m ist eine ganze Zahl,die größer odergleich 2 ist) Blocktesteinheiten (301, 21), diejeweils ein aus n (n ist eine positive ganze Zahl) Bits bestehendeserstes Datenelement (331, 5a) mit einem aus nBits betsehenden Referenzdatenelement (333, 6}bezüglichjedes entsprechenden Bits vergleichen und basierend auf einem Ausgangssteuerungssignal(334, TCES) ein Vergleichsergebnis als Testschaltungsausgangssignal(337, 8) ausgeben, wobei das erste Datenelement(331, 5a) von einer entsprechenden von m zu prüfenden Zielschaltungen(10) ausgegeben wird; und einer ersten Logikverarbeitungsschaltung(303, 24), die entscheidet, ob alle der m Testschaltungsausgangssignale(337, 8) anzeigen, daß das erste Datenelement (331, 5a)mit dem Referenzdatenelement (333, 6) übereinstimmt,und basierend auf den m Testschaltungsausgangssignalen (337, 8)einBeurteilungsergebnis als Gesamtbeurteilungsergebnissignal (338,TJRS) ausgibt; wobei jede der m Blocktesteinheiten (301, 21)aufweist: eine Blockbeurteilungseinheit (310, 311),die das erste Datenelement (331, 5a) bezüglich jedesentsprechenden Bits mit dem Referenzdatenelement (333, 6}vergleicht, um zu beurteilen, ob das erste Datenelement (331, 5a)mit dem Referenzdatenelement (333, 6) übereinstimmt,und ein Vergleichsergebnis als Blockbeurteilungsergebnissignal (335,DS) ausgibt; und eine Blockausgangsauswahleinheit (315, 213)zum Ausgeben des Blockbeurteilungsergebnissignals (335,DS) oder eines vorgegebenen Standardsignals (RS, RS) als das Testschaltungsausgangssignal (337, 8)basierend auf dem Ausgangssteuerungssignal (334, TCES).
[2] Testschaltung nach Anspruch 1, wobei das Ausgangssteuerungssignal(334, TCES) derart gesetzt wird, daß die Blockausgangsauswahleinheit (315, 213)unter Bezug auf einen Testzustand für die eine der m Zielschaltungen(10) das Blockbeurteilungsergebnissignal (335,DS) oder das Standardsignal (RS, RS) ausgibt, wenn das erste Datenelement (331, 5a)ausgegeben wird.
[3] Testschaltung nach Anspruch 2, wobei die Blockausgangsauswahleinheit(315, 213) basierend auf dem Ausgangssteuerungssignal(334, TCES) das Blockbeurteilungsergebnissignal (335,DS) ausgibt, wenn der Testzustand der einen der m Zielschaltungen(10) entspricht, und das Standardsignal (RS, RS) ausgibt,wenn die Testbedingung nicht der einen der m Zielschaltungen (10)entspricht.
[4] Testschaltung nach Anspruch 2 oder 3, wobei das Standardsignal(RS, RS) auf den gleichen Logikzustand gesetzt wird wie derjenigedes Blockbeurteilungsergebnissignals (335, DS), das anzeigt,daß daserste Datenelement (331, 5a) mit dem Referenzdatenelement(333, 6) übereinstimmt.
[5] Testschaltung nach einem der Ansprüche 1 bis 4,wobei das Gesamtbeurteilungsergebnissignal (338, TJRS)anzeigt, daß allem Zielschaltungen (10) den Test bestanden haben, wenn allem Testschaltungsausgangssignale (337, 8) anzeigen,daß das ersteDatenelement (331, 5a) mit dem Referenzdatenelement(333, 6) übereinstimmt.
[6] Testschaltung nach einem der Ansprüche 1 bis 5,wobei das Gesamtbeurteilungsergebnissignal (338, TJRS)anzeigt, daß mindestenseine der m Zielschaltungen (10) den Test nicht bestandenhat, wenn mindestens eines der Testschaltungsausgangssignale (337, 8)anzeigt, daß das ersteDatenelement (5a) nicht mit dem Referenzdatenelement (6) übereinstimmt.
[7] Testschaltung nach einem der Ansprüche 1 bis 6,wobei die Blockbeurteilungseinheit (310, 211)aufweist: n individuelle Beurteilungseinheiten (311, 216),die jeweils eines der n Bits des ersten Datenelements (331, 5a)mit einem entsprechenden von n Bits des Referenzdatenelements (333, 6)vergleichen und ein Vergleichsergebnis als Vergleichsergebnissignal ausgeben;und eine zweite Logikverarbeitungseinheit (313, 215),die das Blockbeurteilungsergebnissignal (335, DS), das anzeigt,ob das erste Datenelement (311, 5a) mit dem Bezugsdatenelement(333, 6) übereinstimmt odernicht, basierend auf mehreren von den n individuellen Beurteilungseinheiten(311, 216) zugeführten Vergleichsergebnissignalenausgibt.
[8] Testschaltung nach Anspruch 7, wobei das Blockbeurteilungsergebnissignal{335, DS) anzeigt, daß daserste Datenelement (331, 5a) mit dem Referenzdatenelement(333, 6) übereinstimmt,wenn alle Vergleichsergebnissignale anzeigen, daß das eine der n Bits des erstenDatenelements (331, 5a) mit dem entsprechendeneinen von n Bits des Referenzdatenelements (333, 6) übereinstimmt.
[9] Halbleiterbaustein mit: m (m ist eine ganzeZahl, die größer odergleich 2 ist) Speichermakros (10), die jeweils mehrerenichtflüchtigeSpeicherzellen aufweisen, die elektrisch löschbar und beschreibbar sind; einerTesteinheit (20), die einen Löschverifizierungstest und einenSchreibverifizierungstest ausführt,die Tests zum Verifizieren von Ergebnissen einer Lösch operationbzw. einer Schreiboperation bezüglichder Speicherzelle sind; und einem Testausgangsanschluß (51)zum Ausgeben von durch die Testeinheit (20) erhaltenenTestergebnissen nach außen; wobeieine Speichergröße mindestenseines der m Speichermakros (10) sich von derjenigen eineranderen unterscheidet, wobei die Speichergröße der Anzahl der Speicherzellenentspricht; und die Testeinheit (20) die m Speichermakros(10) parallel testet.
[10] Halbleiterbaustein nach Anspruch 9, wobei die Testeinheit(20) aufweist: m Vergleichsbeurteilungseinheiten (211),die jeweils zugeordnet zu einem der Speichermakros (10)angeordnet sind, zum Vergleichen eines von einem entsprechendender Speichermakros (10) ausgegebenen ersten Datenelements(5a), das aus mehreren Bits besteht, mit einem aus dergleichen Anzahl von Bits bestehenden Referenzdatenelement (6)bezüglichjedes entsprechenden Bits, um zu entscheiden, ob das erste Datenelement(5a) mit dem Referenzdatenelement (6) übereinstimmt,und zum Ausgeben eines Vergleichsergebnisses als ein erstes Beurteilungssignal(DS); m erste Auswahleinheiten (213), die jeweilszugeordnet zu einer der Vergleichsbeurteilungseinheiten (211)angeordnet sind, zum Ausgeben des ersten Beurteilungssignals (DS)oder eines vorgegebenen Standardsignals (RS) als ein zweites Beurteilungssignal(8) basierend auf einem Ausgangssteuerungssignal (TCES),wobei das erste Beurteilungssignal (DS) von einer entsprechendender Vergleichsbeurteilungseinheiten (211) zugeführt wird;und eine Gesamtbeurteilungseinheit (24) zum Beurteilen, oballe der m zweiten Beurteilungssignale (8) anzeigen, daß das ersteDatenelement (5a) mit dem Refe renzdatenelement (6) übereinstimmt,und zum Ausgeben eines Beurteilungsergebnisses als Gesamtbeurteilungsergebnissignal(TJRS) basierend auf den m zweiten Beurteilungssignalen (8).
[11] Halbleiterbaustein nach Anspruch 10, wobeidas Ausgangssteuerungssignal (TCES) basierend darauf gesetzt wird,ob eine einer Adresse entsprechende Speicherzelle im Speichermakro(10) vorhanden ist oder nicht; und die Adresse denm Speichermakros (10) gemeinsam als Adressensignal zugeführt wird,wenn der Löschverifizierungstestoder der Schreibverifizierungstest bezüglich des Speichermakros (10)ausgeführtwird.
[12] Halbleiterbaustein nach Anspruch 11, wobei das Ausgangssteuerungssignal(TCES) derart gesetzt wird, daß dieerste Auswahleinheit (213) das erste Beurteilungssignal(DS) ausgibt, wenn die der Adresse entsprechende Speicherzelle imSpeichermakro (10) vorhanden ist.
[13] Halbleiterbaustein nach Anspruch 11 oder 12, wobeidas Standardsignal (RS) auf den gleichen Logikzustand gesetzt wirdwie derjenige des ersten Beurteilungssignals (DS), das anzeigt,daß daserste Datenelement (5a) mit dem Referenzdatenelement (6) übereinstimmt.
[14] Halbleiterbaustein nach einem der Ansprüche 11 bis13, wobei das Gesamtbeurteilungsergebnissignal (TJRS) anzeigt, daß alle mSpeichermakros (10) den Test bestanden haben, wenn allem zweiten Beurteilungssignale (8) anzeigen, daß das ersteDatenelement (5a) mit dem Referenzdatenelement (6) übereinstimmt.
[15] Halbleiterbaustein nach einem der Ansprüche 11 bis14, wobei das Gesamtbeurteilungsergebnissignal (TJRS) anzeigt, daß mindestenseines der m Speichermakros (10) den Test nicht bestandenhat, wenn mindestens eines der m zweiten Beurteilungssignale (8)anzeigt, daß daserste Datenelement (5a) nicht mit dem Referenzdatenelement(6) übereinstimmt.
[16] Halbleiterbaustein nach einem der Ansprüche 10 bis15, wobei das Referenzdatenelement (6) ein Datenelementist, das mindestens Musterdaten enthält, die einem Löschverifizierungstestbzw. einem Schreibverifizierungstest entsprechen.
[17] Halbleiterbaustein nach einem der Ansprüche 10 bis16, ferner mit: einer Speichereinheit (37) zum Speichernmehrerer Referenzdatenelemente (6) und zum Ausgeben einesder Referenzdatenelemente (6), wenn der Löschverifizierungstestoder der Schreibverifizierungstest ausgeführt wird.
[18] Halbleiterbaustein nach Anspruch 17, ferner mit: einerzweiten Auswahleinheit (47) zum Auswählen des Referenzdatenelements(6) von den mehreren Referenzdatenelementen (6)in der Speichereinheit (37) entsprechend einem Typ einesauszuführenden Verifizierungstestsund zum Ausgeben des Referenzdatenelements (6) an jededer m Vergleichsbeurteilungseinheiten (211).
[19] Halbleiterbaustein nach einem der Ansprüche 10 bis18, wobei die Vergleichsbeurteilungseinheit (211) aufweist: mehrere Übereinstimmungsbeurteilungseinheiten (216),die jeweils eines der mehreren Bits des ersten Datenelements (5a)mit einem entsprechenden der mehreren Bits des Referenzdatenelements(6) vergleichen und ein Vergleichsergebnis ausgeben; und eineLogikeinheit (215) zum Ausgeben des ersten Beurteilungssignals(DS), das anzeigt, ob das erste Da tenelement (5a) mit demReferenzdatenelement (6) übereinstimmt oder nicht, basierendauf mehreren der von den mehreren Übereinstimmungsbeurteilungseinheiten(216) zugeführtenVergleichsergebnisse.
[20] Halbleiterbaustein nach Anspruch 19, wobei das ersteBeurteilungssignal (DS) anzeigt, daß das erste Datenelement (5a)mit dem Referenzdatenelement (6) übereinstimmt, wenn alle Vergleichsergebnisseder mehreren Übereinstimmungsbeurteilungseinheitenanzeigen, daß daseine der mehreren Bits des ersten Datenelements (5a) mitdem entsprechenden einen der mehreren Bits des Referenzdatenelements(6) übereinstimmt.
[21] Halbleiterbaustein nach einem der Ansprüche 9 bis20, ferner mit: einer CPU (30); einem Testadresseneingangsanschluß (57); einerdritten Auswahleinheit (45) zum selektiven Ausgeben eineswährendeines Normalbetriebs von der CPU (30) zugeführten CPU-Adressensignalsoder eines währendVerifizierungstests überden Testadresseneingangsanschluß (57)zugeführtenTestadressensignals als ein erstes Adressensignal basierend aufeinem Testmodussignal (TMS), das während der Verifizierungstestsaktiviert ist; und einer Decodiereinheit (31) zumDecodieren des ersten Adressensignals und zum Ausgeben eines zweitenAdressensignals fürdas Speichermakro (10) und des ersten Freigabesignals (CE),das anzeigt, welches der jeweiligen Speichermakros (10)ein Zugriffsziel ist.
[22] Halbleiterbaustein nach Anspruch 21, ferner mit:einer vierten Auswahleinheit (46) zum selektiven Ausgebeneines währendeines Normalbetriebs von der CPU (30) ausgegebenen CPU-Datensignalsoder eines währendder Verifizierungstests überden Testdatenein gangsanschluß (58)zugeführtenTestdatensignals basierend auf dem Testmodussignal (TMS).
[23] Halbleiterbaustein mit: einem ersten Speichermakro(10_1) mit einer ersten Speichergröße; einem zweiten Speichermakro(10_2) mit einer zweiten Speichergröße, die größer ist als die erste Speichergröße; einerersten Vergleichseinheit (21_1) zum Ausgeben eines ersten Übereinstimmungssignals(8_1), wenn ein vom ersten Speichermakro (10_1)ausgelesenen erstes Testdatenelement (5a_1) mit einem erstenErwartungsdatenelement (6) übereinstimmt, und eines erstenNichtübereinstimmungssignals(8_1), wenn das erste Testdatenelement (5a_1)nicht mit dem ersten Erwartungsdatenelement (6) übereinstimmt; einerzweiten Vergleichseinheit (21_2) zum Ausgebeneines zweiten Übereinstimmungssignals(8_2), wenn ein vom zweiten Speichermakro (10_2)ausgelesenen zweites Testdatenelement (5a_2) mit einem zweitenErwartungsdatenelement (6) übereinstimmt, und eines zweitenNichtübereinstimmungssignals (8_2),wenn das zweite Testdatenelement (5a_2) nicht mit dem zweitenErwartungsdatenelement (6) übereinstimmt; und einerGate-Einheit (24) zum Ausgeben eines dritten Übereinstimmungssignals(TJRS), wenn sie das erste Übereinstimmungssignal(8_1) von der ersten Vergleichseinheit (21_1)und das zweite Übereinstimmungssignal(8_2) von der zweiten Vergleichseinheit (21_2)empfängt.
[24] Testverfahren füreinen Halbleiterbaustein mit den Schritten: Zuführen eineseine Adresse anzeigenden Adressensignals zu einem von m (m ist eineganze Zahl, die größer odergleich 2 ist) Speichermakros (10) zum Erhalten eines ineiner der Adresse entsprechenden Speicherzelle gespeicherten erstenDatenelements (5a), wobei die Adresse den m Speichermakros(10) gemeinsam zugeführtwird; Vergleichen des von einem der m Speichermakros (10)ausgegebenen, aus mehreren Bits bestehenden ersten Datenelements(5a) mit einem aus der gleichen Anzahl von Bits bestehendenReferenzdatenelement (6) bezüglich jedes entsprechendenBits, um zu entscheiden, ob das erste Datenelement (5a)mit dem Referenzdatenelement (6) übereinstimmt, und Erzeugeneines Vergleichsergebnisses als ein erstes Beurteilungssignal (DS)für allem Speichermakros (10); Auswählen des ersten Beurteilungssignals(DS) oder eines vorgegebenen Standardsignals (RS) als ein zweitesBeurteilungssignal (8) basierend auf einem Ausgangssteuerungssignal(TCES) füralle m Speichermakros (10); Beurteilen, ob alle mzweiten Beurteilungssignale (8) anzeigen, daß das ersteDatenelement (5a) mit dem Referenzdatenelement (6) übereinstimmtoder nicht; und Erzeugen eines ein Beurteilungsergebnis anzeigendenGesamtergebnissignals (TJRS); wobei das Ausgangssteuerungssignal(TCES) basierend darauf gesetzt wird, ob die der Adresse entsprechendeSpeicherzelle in dem einen der m Speichermakros (10) vorhandenist oder nicht.
[25] Verfahren nach Anspruch 24, wobei das Ausgangssteuerungssignal(TCES) derart gesetzt wird, daß daserste Beurteilungssignal (DS) ausgewählt wird, wenn die der Adresseentsprechende Speicherzelle in dem einen der m Speichermakros (10)vorhanden ist.
[26] Verfahren nach Anspruch 25, wobei das Standardsignal(RS) auf den gleichen logischen Zustand gesetzt wird wie derjenigedes ersten Beurteilungssignals (DS), das anzeigt, daß das ersteDatenelement (5a) mit dem Referenzdatenelement (6) übereinstimmt.
[27] Verfahren nach Anspruch 25 oder 26, wobei das Gesamtbeurteilungsergebnissignal(TJRS) anzeigt, daß allem Speichermakros (10) den Test bestanden haben, wenn allem zweiten Beurteilungssignale (8) anzeigen, daß das ersteDatenelement (5a) mit dem Referenzdatenelement (6) übereinstimmt.
[28] Verfahren nach einem der Ansprüche 25 bis 27, wobei das Gesamtbeurteilungsergebnissignal (TJRS)anzeigt, daß mindestenseines der m Speichermakros (10) den Test nicht bestandenhat, wenn mindestens eines der zweiten Beurteilungssignale (8)anzeigt, daß daserste Datenelement (5a) nicht mit dem Referenzdatenelement(6) übereinstimmt.
[29] Verfahren nach einem der Ansprüche 25 bis 28, wobei der Vergleichsschrittaufweist: Vergleichen eines der mehreren Bits des ersten Datenelements(5a) mit einem entsprechenden der mehreren Bits des Referenzdatenelements(6); und Erzeugen des ersten Beurteilungssignals (DS),das anzeigt, ob das erste Datenelement (5a) mit dem Referenzdatenelement(6) übereinstimmtoder nicht, basierend auf den mehreren Vergleichsergebnissen.
[30] Verfahren nach Anspruch 29, wobei das erste Beurteilungssignal(DS) anzeigt, daß daserste Datenelement (5a) mit dem Referenzdatenelement (6) übereinstimmt,wenn alle Vergleichsergebnisse der mehreren Übereinstimmungsbeurteilungseinheiten anzeigen,daß daseine der mehreren Bits des ersten Datenelements (5a) mitdem entsprechenden einen der mehreren Bits des Referenzdatenelements(6) übereinstimmt.
[31] Computerprogrammprodukt, das auf einem computerlesbarenMedium gespeichert ist und einen Code aufweist, der, wenn er ausgeführt wird,einen Computer veranlaßt,folgende Schritte auszuführen: Zuführen eineseine Adresse anzeigenden Adressensignals zu einem von m (m ist eineganze Zahl, die größer odergleich 2 ist) Speichermakros (10) zum Erhalten eines ineiner der Adresse entsprechenden Speicherzelle gespeicherten erstenDatenelements (5a), wobei die die Adresse den m Speichermakros(10) gemeinsam zugeführtwird; Vergleichen des von dem einen der m Speichermakros (10)ausgegebenen, aus mehreren Bits bestehenden ersten Datenelements(5a) mit einem aus der gleichen Anzahl von Bits bestehendenReferenzdatenelement (6) bezüglich jedes entsprechendenBits, um zu beurteilen, ob das erste Datenelement (5a)mit dem Referenzdatenelement (6) übereinstimmt, und Erzeugeneines Vergleichsergebnisses als ein erstes Beurteilungssignal (DS)für allem Speichermakros (10); Auswählen des ersten Beurteilungssignals(DS) oder eines vorgegebenen Standardsignals (RS) als ein zweitesBeurteilungssignal (8) basierend auf einem Ausgangssteuerungssignal(TCES) füralle m Speichermakros (10); Entscheiden, ob alle mzweiten Beurteilungssignale (8) anzeigen, daß das ersteDatenelement (5a) mit dem Referenzdatenelement (6) übereinstimmt,oder nicht; und Erzeugen eines ein Beurteilungsergebnis anzeigendenGesamtergebnissignals (TJRS); wobei das Ausgangssteuerungssignal(TCES) basierend darauf gesetzt wird, ob die der Adresse entsprechendeSpeicherzelle in dem einem der m Speichermakros (10) vorhandenist oder nicht.
[32] Computerprogrammprodukt nach Anspruch 31, wobeidas Ausgangssteuerungssignal (TCES) derart gesetzt wird, daß das ersteBeurteilungssignal (DS) ausgewähltwird, wenn die der Adresse entsprechende Speicherzelle in dem einender m Speichermakros (10) vorhanden ist.
[33] Computerprogrammprodukt nach Anspruch 32, wobeidas Standardsignal (RS) auf den gleichen logischen Zustand gesetztwird wie derjenige des ersten Beurteilungssignals (DS), das anzeigt,daß daserste Datenelement (5a) mit dem Referenzdatenelement (6) übereinstimmt.
[34] Computerprogrammprodukt nach Anspruch 32 oder 33,wobei das Gesamtbeurteilungsergebnissignal (TJRS) anzeigt, daß alle mSpeichermakros (10) den Test bestanden haben, wenn allem zweiten Beurteilungssignale (8) anzeigen, daß das ersteDatenelement (5a) mit dem Referenzdatenelement (6) übereinstimmt.
[35] Computerprogrammprodukt nach einem der Ansprüche 32 bis34, wobei das Gesamtbeurteilungsergebnissignal (TJRS) anzeigt, daß mindestens einesder m Speichermakros (10) den Test nicht bestanden hat,wenn mindestens eines der zweiten Beurteilungssignale (8)anzeigt, daß daserste Datenelement (5a) nicht mit dem Referenzdatenelement(6) übereinstimmt.
[36] Computerprogrammprodukt nach Anspruch nach einemder Ansprüche32 bis 35, wobei der Vergleichsschritt aufweist: Vergleicheneines der mehreren Bits des ersten Datenelements (5a) miteinem entsprechenden der mehreren Bits des Referenzdatenelements(6); und Erzeugen des ersten Beurteilungssignals (DS),das anzeigt, ob das erste Datenelement (5a) mit dem Referenzdatenelement(6) übereinstimmtoder nicht, basierend auf mehreren der Vergleichsergebnisse.
[37] Computerprogrammprodukt nach Anspruch nach Anspruch36, wobei das erste Beurteilungssignal (DS) anzeigt, daß das ersteDatenelement (5a) mit dem Referenzdatenelement (6) übereinstimmt, wennalle Vergleichsergebnisse der mehreren Übereinstimmungsbeurteilungseinheitenanzeigen, daß daseine der mehreren Bits des ersten Datenelements (5a) mitdem entsprechenden einen der mehreren Bits des Referenzdatenelements(6) übereinstimmt.

类似技术:

---

公开号 | 公开日 | 专利标题

---

US10366731B2|2019-07-30|Memory devices having special mode access using a serial message

---

KR101854927B1|2018-05-04|다수의 데이터 상태-실패들을 허용하는 비휘발성 메모리에서 다중 비트 프로그래밍 방법 및 프로그래밍 실패의 경우 데이터 복구 방법

---

US6556499B2|2003-04-29|Nonvolatile semiconductor memory and read method

---

US7444458B2|2008-10-28|Method for assigning addresses to memory devices

---

US6558967B1|2003-05-06|Multi-bit-per-cell memory system with numbers of bits per cell set by testing of memory units

---

US4752871A|1988-06-21|Single-chip microcomputer having a program register for controlling two EEPROM arrays

---

KR100284916B1|2001-03-15|Semiconductor memory device and its write control method

---

US6477671B2|2002-11-05|Semiconductor memory, memory device, and memory card

---

US5825782A|1998-10-20|Non-volatile memory system including apparatus for testing memory elements by writing and verifying data patterns

---

US7620768B2|2009-11-17|Multiple erase block tagging in a flash memory device

---

TWI237179B|2005-08-01|Using multiple status bits per cell for handling power failures during write operations

---

US7072222B2|2006-07-04|Nonvolatile memory system, semiconductor memory and writing method

---

JP4790110B2|2011-10-12|回路内メモリ・アレイ・ビット・セル・スレシホルド電圧分布測定

---

KR100926195B1|2009-11-09|불휘발성 반도체 기억 장치

---

DE102006028209B4|2010-03-25|Verfahren zum Löschen von Speicherzellen einer Flash-Speichereinrichtung und Halbleiterspeichereinrichtung

---

US7515470B2|2009-04-07|Semiconductor integrated circuit device

---

US7123513B2|2006-10-17|Erase verify for non-volatile memory using a reference current-to-voltage converter

---

US5982663A|1999-11-09|Nonvolatile semiconductor memory performing single bit and multi-bit operations

---

KR100550963B1|2006-02-13|Memory cards, storage devices and storage systems

---

US6515936B1|2003-02-04|Memory system having flexible bus structure and method

---

DE102004056088B4|2008-12-18|Speichersystem mit Flashspeicher

---

TWI467591B|2015-01-01|於非揮發記憶體系統中損壞區塊隔離的方法及其相關非揮發記憶體器件

---

JP3883687B2|2007-02-21|半導体装置、メモリカード及びデータ処理システム

---

US6819596B2|2004-11-16|Semiconductor memory device with test mode

---

KR100411849B1|2003-12-24|불휘발성 반도체 기억 장치

同族专利:

---

公开号 | 公开日

---

US7136771B2|2006-11-14|

---

JP2004234741A|2004-08-19|

---

US20050114063A1|2005-05-26|

---

JP4229715B2|2009-02-25|

引用文献:

---

公开号 | 申请日 | 公开日 | 申请人 | 专利标题

---

法律状态:
2004-09-02| OP8| Request for examination as to paragraph 44 patent law|

---

2008-11-20| 8139| Disposal/non-payment of the annual fee|

优先权:

---

申请号 | 申请日 | 专利标题

---